Synopsys hat seine digitalen und analogen EDA-Workflows für den A14-Prozess von TSMC zertifiziert und 64G UCIe IP-Tape-outs für die 2-nm- und 3-nm-Fertigungstechnologien von TSMC abgeschlossen. Dies sind zwei wichtige Meilensteine in einer umfassenderen Zusammenarbeit, die die Unternehmen im Rahmen des Open Innovation Platform-Ökosystems von TSMC angekündigt haben. Die weiteren Ergebnisse umfassen KI-gestützte Design-Workflows für die analogen, digitalen und Multi-Die-Tools von Synopsys, die gemeinsame Entwicklung integrierter Spannungsregler für CoWoS-Gehäuse, einen photonischen und elektronischen Co-Design-Workflow für die COUPE-Optik von TSMC sowie eine Liste von IP-Tape-outs für N2P, darunter PCIe 7.0, HBM4, LPDDR6 und 224G Ethernet.
„Da KI-Systeme immer umfangreicher und komplexer werden, benötigen Kunden bewährtes geistiges Eigentum, intelligente Designlösungen und fortschrittliche Packaging-Methoden, die nahtlos zusammenarbeiten“, sagte Michael Buehler-Garcia, Senior Vice President bei Synopsys. „Unsere gemeinsamen Innovationen mit TSMC decken das gesamte Spektrum der für die Entwicklung von KI-Systemen der nächsten Generation und Hochleistungsrechnersystemen erforderlichen Co-Design-Fähigkeiten von der Siliziumebene bis zum System ab.“
A14-Zertifizierung und agentische Designabläufe
Die A14-Zertifizierung umfasst die Implementierung bis zur Freigabe sowohl digitaler als auch analoger Abläufe. Dies ist für ein Designteam erforderlich, bevor es die Fertigung auf dem entsprechenden Knotenpunkt abschließen kann. Im analogen Bereich arbeiten Synopsys und TSMC an der Geräte-Routing-Aktivierung für A14. Synopsys bezeichnet dies als wichtigen Meilenstein für die fortschrittliche Automatisierung von Platzierung und Routing analoger Schaltungen. Die KI-gestützte Entwicklung erfolgt über drei Tools: Der Synopsys Custom Compiler beschleunigt die Migration analoger Schaltungen, der Fusion Compiler steigert die Produktivität durch LLM-gestützte Analysen, und ein neuer KI-gestützter Workflow zur gemeinsamen Optimierung von Chiplet-Floorplans in der Synopsys 3DIC Compiler-Plattform automatisiert die Floorplanning-Planung für heterogene Multi-Die-Designs auf TSMC 3DFabric-Gehäusen.
Stromversorgung und Optik erhalten eigene Co-Design-Pfade. Die 3DIC Compiler-Plattform ermöglicht es Entwicklern nun, integrierte Spannungsregler auf TSMC CoWoS in einer einzigen Umgebung gemeinsam zu entwickeln und zu simulieren. Synopsys positioniert dies als Möglichkeit, die Energieeffizienz und -integrität in Multi-Die-Designs zu verbessern, da KI-basierte Gehäuse die Anforderungen an die Stromversorgung erhöhen. Für gemeinsam verpackte Optiken bieten die beiden Unternehmen einen integrierten photonischen und elektronischen Co-Design-Workflow für die COUPE-Technologie von TSMC an. Dieser umfasst die 3DIC-Implementierung, die Multiphysik-Analyse und die Optimierung, sodass Kunden optische Verbindungsarchitekturen innerhalb eines Multi-Die-Designs entwickeln und verifizieren können.
„Unsere Zusammenarbeit mit Partnern des Open Innovation Platform (OIP)-Ökosystems wie Synopsys trägt weiterhin dazu bei, den rasant wachsenden Anforderungen von KI und Hochleistungsrechnen gerecht zu werden“, sagte Aveek Sarkar, Leiter der Abteilung Ökosystem- und Allianzmanagement bei TSMC. „Durch die Kombination zertifizierter EDA-Lösungen und des bewährten IP-Portfolios von Synopsys mit unseren neuesten Prozess- und Packaging-Innovationen ermöglichen wir unseren Kunden, die Grenzen von Leistung, Integration und Energieeffizienz zu erweitern und die Zukunft der KI aktiv mitzugestalten.“
UCIe Silicon und die N2P IP-Liste
Im Bereich der Chip-zu-Chip-Integration demonstrierte Synopsys UCIe-A 32G/40G-Silizium auf einem TSMC N3P-Testchip mit integriertem CoWoS-S-Interposer und schloss kürzlich die Tape-Outs von 64G UCIe IP in 2 nm und 3 nm mit eingebetteter DFT für die Systemtransparenz ab. Dies entspricht dem Standard, den AMD in Versal RF für Chiplet-Verbindungen integriert , wobei 64 GT/s die höchste Datenrate der UCIe 3.0-Spezifikation darstellt.
Synopsys meldet für TSMCs N2P-Prozess Meilensteine bei der IP-Aktivierung und dem Tape-Out für PCIe 7.0, HBM4, LPDDR6/5X/5, 224G Ethernet PHY, UCIe, OTP sowie IP für Prozess-, Spannungs- und Temperaturüberwachung im Rahmen des Silicon Lifecycle Managements. Das Unternehmen hat außerdem seine bewährten Foundation-, MIPI- und Speicher-IPs für N3P und N2P erweitert und entwickelt IPs für TSMCs kompakte „C“-Prozesse von 6 nm bis 3 nm. Die im August vorgestellte CXL 4.0 IP mit 128 GT/s ergänzt dieses Portfolio.
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