Synopsys a certifié ses flux de conception électronique (EDA) numériques et analogiques sur le procédé A14 de TSMC et a finalisé la fabrication de blocs IP UCIe 64G sur les nœuds 2 nm et 3 nm de TSMC. Ces deux étapes clés s'inscrivent dans un ensemble plus vaste de collaborations annoncées par les deux entreprises autour de l'écosystème de la plateforme d'innovation ouverte de TSMC. Le reste du travail comprend des flux de conception d'IA agentielle pour les outils analogiques, numériques et multi-puces de Synopsys, la co-conception de régulateurs de tension intégrés sur le packaging CoWoS, un flux de co-conception photonique et électronique pour les solutions optiques co-packagées COUPE de TSMC, ainsi qu'une liste de blocs IP finalisés sur N2P, incluant PCIe 7.0, HBM4, LPDDR6 et Ethernet 224G.
« Face à la complexité et à l’ampleur croissantes des systèmes d’IA, les clients exigent des solutions de propriété intellectuelle éprouvées, des solutions de conception intelligentes et des méthodologies d’encapsulation avancées parfaitement intégrées », a déclaré Michael Buehler-Garcia, vice-président senior chez Synopsys. « Nos innovations conjointes avec TSMC couvrent l’ensemble des capacités de co-conception, du silicium aux systèmes, nécessaires pour accélérer le développement des systèmes d’IA et de calcul haute performance de nouvelle génération. »
Certification A14 et flux de conception d'agents
La certification A14 couvre la mise en œuvre et la validation des flux numériques et analogiques, étape indispensable à une équipe de conception avant la finalisation de la fabrication sur le nœud. Côté analogique, Synopsys et TSMC travaillent à l'activation du routage des composants pour la norme A14, que Synopsys décrit comme une étape clé pour l'automatisation avancée du placement et du routage analogiques. L'intelligence artificielle (IA) s'appuie sur trois outils : Synopsys Custom Compiler accélère la migration analogique, Fusion Compiler utilise l'analyse assistée par LLM pour accroître la productivité, et un nouveau flux de co-optimisation de l'implantation des chiplets, basé sur l'IA, au sein de la plateforme Synopsys 3DIC Compiler, automatise l'implantation pour les conceptions multi-puces hétérogènes sur les boîtiers TSMC 3DFabric.
L'alimentation et l'optique bénéficient désormais de leurs propres processus de co-conception. La plateforme 3DIC Compiler permet aux concepteurs de co-concevoir et de simuler des régulateurs de tension intégrés sur TSMC CoWoS dans un environnement unique. Synopsys présente cette solution comme un moyen d'améliorer l'efficacité énergétique et l'intégrité de l'alimentation dans les conceptions multi-puces, à mesure que les boîtiers d'IA augmentent les exigences en matière d'alimentation. Concernant l'optique co-intégrée, les deux entreprises proposent un flux de co-conception photonique et électronique intégré pour la technologie COUPE de TSMC. Ce flux couvre l'implémentation 3DIC, l'analyse multiphysique et l'optimisation, permettant ainsi aux clients de développer et de vérifier des architectures d'interconnexion optique au sein d'une conception multi-puces.
« Notre collaboration avec des partenaires de l'écosystème Open Innovation Platform (OIP) comme Synopsys continue de répondre aux besoins croissants de l'IA et du calcul haute performance », a déclaré Aveek Sarkar, directeur de la division Gestion des écosystèmes et des alliances chez TSMC. « En combinant des solutions EDA certifiées et le portefeuille de propriété intellectuelle éprouvé sur silicium de Synopsys avec nos dernières innovations en matière de procédés et de packaging, nous permettons à nos clients de repousser les limites de la performance, de l'intégration et de l'efficacité énergétique pour façonner l'avenir de l'IA. »
UCIe Silicon et la liste des adresses IP N2P
Du côté des puces, Synopsys a présenté une puce UCIe-A 32G/40G sur un circuit intégré de test TSMC N3P, intégrant un interposeur CoWoS-S. L'entreprise a récemment finalisé la fabrication de blocs IP UCIe 64G gravés en 2 nm et 3 nm, avec un test de conception intégré (DFT) pour une visibilité en système. Il s'agit de la même norme qu'AMD intègre à Versal RF pour les liaisons entre chiplets, et 64 GT/s représente le débit de données maximal de la spécification UCIe 3.0.
Concernant le procédé N2P de TSMC, Synopsys annonce des étapes clés dans l'activation et la finalisation des blocs IP pour PCIe 7.0, HBM4, LPDDR6/5X/5, Ethernet PHY 224G, UCIe, OTP et la gestion du cycle de vie du silicium (SLI), incluant la surveillance des processus, de la tension et de la température. Synopsys a également étendu son offre d'IP Foundation, MIPI et mémoire, éprouvée sur silicium, pour les procédés N3P et N2P, et développe actuellement des IP pour les procédés « C » compacts de TSMC, de 6 nm à 3 nm. L' IP CXL 4.0 à 128 GT/s, présentée en août, complète ce portefeuille.
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