Synopsys heeft aangekondigd wat het omschrijft als de eerste complete suite met intellectuele eigendom voor Compute Express Link (CXL) 4.0 in de branche. Het portfolio combineert een CXL-controller, IDE-beveiligingsmodules, een op PCIe 7.0 gebaseerde fysieke laag en verificatie-IP voor system-on-chip-ontwerpers die AI-infrastructuur bouwen. Het verificatiegedeelte is al sinds december 2025 beschikbaar, toen Synopsys het de eerste commercieel verkrijgbare CXL 4.0-verificatie-IP noemde; de controller, beveiligingsmodules en PHY maken de set compleet.
De aankondiging laat een bredere verschuiving zien in het ontwerp van AI-systemen. Naarmate de omvang van modellen en de contextvensters toenemen, beperken geheugencapaciteit, bandbreedte en toegangslatentie de prestaties steeds meer. Inferentie met grote taalmodellen is afhankelijk van het verplaatsen van modelgewichten, sleutel-waardecaches en gedeelde statusinformatie tussen processors, accelerators en geheugen. Goldman Sachs Research schat dat het wereldwijde verbruik van AI-tokens tegen 2030 24 keer zo groot zou kunnen worden, tot ongeveer 120 quadriljoen tokens per maand.
CXL is ontworpen om aan deze eisen te voldoen door middel van een cache-coherente interconnect die werkt via de fysieke laag van PCI Express. De standaard maakt het mogelijk dat CPU's, XPU's, accelerators en geheugenapparaten resources delen, terwijl geheugenuitbreiding, pooling en fabric-gebaseerde architecturen worden ondersteund.
CXL 4.0 verdubbelt de bandbreedte.
CXL 4.0 verhoogt de verbindingssnelheid naar 128 GT/s, wat gelijk is aan de bandbreedte van PCIe 7.0. Synopsys stelt dat de nieuwe specificatie de latentie-eigenschappen van CXL 3.x behoudt, terwijl de beschikbare systeembandbreedte wordt verdubbeld.
De specificatie voegt ook mogelijkheden voor gebundelde poorten toe. Vier x16-links bieden een totale bandbreedte van meer dan 2 TB/s, terwijl acht x16-links meer dan 4 TB/s halen. CXL 4.0 ondersteunt tot vier retimers en native x2-linkbreedtes, waardoor de connectiviteitsopties voor racksystemen worden uitgebreid. De andere belangrijke toevoeging in de 2025-specificatie betreft de betrouwbaarheid, met verbeteringen aan het geheugen-RAS-systeem, waaronder gedetailleerde gebeurtenisrapportage, reparatie na pakketontbinding en flexibele geheugenreservering.
Deze mogelijkheden ondersteunen gedecentraliseerde reken- en geheugenarchitecturen. Synopsys beweert dat CXL-gebaseerde key-value cache offload drie tot zes keer de prestaties levert van SSD-gebaseerde alternatieven bij 128 GT/s. Het bedrijf noemt ook een load-to-use latency van CXL.mem van minder dan 200 nanoseconden en geheugenpools op rackschaal van meer dan 100 TB. Volgens Synopsys kunnen deze mogelijkheden de inferentiekosten met 50% tot 100% verlagen, afhankelijk van de systeemconfiguratie en de werklast.
Ontwerpproblemen reiken verder dan de controller.
De implementatie van CXL 4.0 vereist meer dan alleen het toevoegen van een nieuwe controller aan een SoC. Ontwerpers van AI-systemen moeten meerdere CXL-generaties ondersteunen en rekening houden met verschillen in geheugencapaciteit, bandbreedte, beschikbaarheid en systeemtopologie. CXL 4.0 behoudt achterwaartse compatibiliteit met eerdere versies, waardoor nieuwe ontwerpen gebruik kunnen maken van de bestaande infrastructuur tijdens de migratie naar snellere fabrics.
Beveiliging is een andere belangrijke overweging. Cloud- en multi-tenant AI-implementaties vereisen geauthenticeerde en versleutelde, coherente geheugentoegang die is verankerd aan een hardwarematige root of trust. Synopsys stelt dat hun IDE-implementatie die bescherming biedt zonder extra latentie op cyclusniveau in de CXL.cache- en CXL.mem skid-modi.
De markt voor AI-infrastructuur zet ook druk op de ontwikkeltijden. Systeemontwerpers moeten doorgaans rekening houden met snel veranderende acceleratorarchitecturen en de vereisten voor hyperscale-implementatie. Vertragingen in verificatie, interoperabiliteitstesten of kwalificatie van de fysieke laag kunnen daarom de gehele SoC-planning beïnvloeden.
Synopsys CXL 4.0 IP-portfolio
De Synopsys CXL-controller ondersteunt CXL 4.0 met 128 GT/s, evenals CXL 3.x, 2.0 en 1.x. Hij is voorzien van gebundelde poorten, poortgebaseerde routing en een 256-byte FLIT-modus om de latentie te verminderen. Volgens het bedrijf dekt één licentie alle ondersteunde CXL-generaties en biedt deze terugval naar PCIe 7.0 zonder dat een aparte PCIe 7.0 IP-licentie nodig is.
De IDE-beveiligingsmodules maken gebruik van AES-GCM-encryptie en -authenticatie en ondersteunen TSP- en TDISP-functies voor vertrouwelijke computerverwerking. Synopsys stelt tevens dat de implementatie is ontworpen om te voldoen aan de FIPS 140-3-certificeringseisen.
De fysieke laag van CXL is gebaseerd op een beproefde PCIe 7.0 SerDes met een snelheid van 128 GT/s. Synopsys geeft aan dat de PHY geschikt is voor procestechnologieën van 5 nm tot 2 nm en beschikt over een lage jittertolerantie en forward error correction met lage latentie.
De verificatie-IP is het oudste onderdeel van de stack. Synopsys introduceerde deze in december 2025 als de eerste commercieel verkrijgbare CXL 4.0 VIP in de branche. Deze ondersteunt de volledige datasnelheid van 128 GT/s, inclusief IO-throttling en gestroomlijnde poortonderhandeling, en biedt migratiemogelijkheden van CXL 3.0 en PCIe 7.0. De verificatieomgeving is bedoeld om compliance- en interoperabiliteitstesten te ondersteunen vóór de tape-out, waardoor het risico wordt verkleind dat standaardvalidatie een knelpunt wordt in een laat ontwikkelingsstadium.
Synopsys positioneert de uniforme architectuur om CXL-migratie over meerdere productgeneraties te ondersteunen. Het bedrijf verwijst naar meer dan 25 jaar PCIe-ontwikkeling, meer dan 3,800 gewonnen PCIe-ontwerpen en meer dan 170 geleverde CXL-controllers en PHY's. Het heeft een vergelijkbare portfoliobenadering gehanteerd voor andere AI-fabrics, waaronder de Ultra Ethernet en UALink IP die het introduceerde voor acceleratorclusters.
Onderdeel van een breder portfolio aan HPC-intellectuele eigendommen.
Het CXL 4.0-aanbod maakt deel uit van Synopsys' bredere portfolio van high-performance computing IP. Dit portfolio omvat interface-IP voor CXL, PCIe, UCIe, UALink, Ultra Ethernet, ESUN en high-speed Ethernet PHY's die 224G- en 448G-verbindingen ondersteunen.
Het omvat ook fundamentele IP zoals geheugen, logische bibliotheken en standaardcellen voor geavanceerde procestechnologieën. Beveiligingscomponenten omvatten hardwarematige vertrouwensbases, fysiek onnavolgbare functies, post-kwantumcryptografie, beveiligingsversnellers en interfacebeveiligingen, waaronder PCIe en CXL IDE, IME, MACsec en UALinkSec.
Synopsys biedt ook vooraf geïntegreerde IP-subsystemen aan die bedoeld zijn om de hoeveelheid integratie en verificatie die nodig is voor XPU-, accelerator- en hyperscaler-SoC-ontwerpen te verminderen. Deze componenten zijn gezamenlijk gericht op de interconnectie-, geheugen-, beveiligings- en rekenkrachtvereisten van rack-scale AI-infrastructuur.
Amazon