IBMは、0.7nm（7オングストローム）ノードで新たなトランジスタアーキテクチャを発表した。同社はこれを業界初の1nm以下の半導体技術と位置付けている。この開発は、半導体メーカーが従来のトランジスタのスケーリング限界を超えようと努力を続ける中で、重要な研究上の節目となる。
この実験的な技術は、爪ほどの大きさのチップ上に約1000億個のトランジスタを集積しており、2021年に初めて発表されたIBMの2nmチップ技術のトランジスタ密度をほぼ2倍に高めている。IBMによると、この新しい設計は、実装目標によっては、2nmノード技術と比較して最大50%高い性能、または最大70%高いエネルギー効率を実現できる可能性があるという。
今回の発表の中心となるのは、「ナノスタック」と呼ばれる新しい3次元トランジスタアーキテクチャであり、IBMによれば、これにより初めて1nm世代以下のロジックスケーリングが可能になるという。
新しい3Dナノスタック構造
IBMのナノスタック・アーキテクチャは、従来のトランジスタの小型化だけに頼るのではなく、3Dシーケンシャル集積によってナノシート・トランジスタを垂直方向に積層し、互い違いに配置する。このアプローチによりトランジスタ密度が向上し、個々の層に異なる材料の組み合わせを組み込むことが可能になるため、スタック内の性能と電力特性を個別に最適化できる。
IBMの研究者らは、CMOS集積のための超薄型誘電体接合、デュアルチャネルエンジニアリングの実証、および機能的なCMOSインバータ回路の動作を通じて、このアーキテクチャの実験的検証に成功したと報告した。これらの結果は、このアーキテクチャが物理的に製造可能であり、計算ワークロードをサポートできることを示している。
IBMリサーチのディレクターであるジェイ・ガンベッタ氏は、今回の開発は単なるトランジスタのスケーリングではなく、チップ製造方法の転換であると説明した。同氏は、このアーキテクチャによって原子スケールに近い寸法での動作が可能になり、性能と効率の両面で向上を実現できると指摘した。
AIワークロード向けSRAMスケーリング
IBMは、2026年VLSI技術・回路シンポジウムで発表した別の研究において、ナノスタックアーキテクチャがSRAMのスケーリングを約40%向上させたことを報告した。メモリ密度の向上は、帯域幅とメモリ容量がシステム全体のパフォーマンスを制限することが多いAIアクセラレータや高性能コンピューティングシステムにとって、ますます重要になっている。
SRAMの進歩は、設計者がより効率的なプロセッサを開発するのに役立つだけでなく、生成型AI、クラウドインフラストラクチャ、データ集約型ワークロードにおける増大するメモリ需要にも対応できる可能性がある。
半導体ロードマップの拡張
現代のプロセスノードはもはや特定の物理的なトランジスタ寸法に直接対応するものではないが、IBMの0.7nm技術は、ロジックのスケーリングをオングストローム時代まで継続させる可能性を示している。同社は、ナノスタック方式によって、現在の最先端技術を超えて少なくとも今後10年間はトランジスタのスケーリングを支えられると考えている。
この研究は、ニューヨーク州アルバニーにあるIBMの半導体研究センターで、業界パートナーとの共同研究として実施された。この施設には、将来のプロセス世代にとって極めて重要な技術とされる、ASML製の高開口数極端紫外線（High NA EUV）リソグラフィシステムが設置される予定だ。IBMとそのパートナーは既に、High NA EUVプロセスを用いて製造された動作可能なデバイスを報告している。
生産見通し
IBMは、シリコンプロセス技術、AIハードウェア、量子コンピューティングなど幅広い分野で貢献し、半導体研究におけるリーディングカンパニーとしての地位を確立し続けている。同社は最近、量子ウェハーの製造に特化した独立系量子ファウンドリであるAnderonを設立する計画を発表した。
0.7nm技術は依然として研究段階の成果ではあるものの、IBMはナノスタック技術を用いた製造の商業的な実用化は今後5年以内に実現する可能性があり、1nm以下の半導体を量産レベルにまで小型化できる道筋を示すものだと述べている。
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