シノプシスは、業界初となる完全なCompute Express Link（CXL）4.0知的財産スイートを発表しました。このポートフォリオは、CXLコントローラ、IDEセキュリティモジュール、PCIe 7.0ベースの物理層、およびAIインフラストラクチャを構築するシステムオンチップ設計者向けの検証IPを組み合わせたものです。検証部分は2025年12月から出荷されており、シノプシスはこれを商用利用可能な初のCXL 4.0検証IPと呼んでいます。コントローラ、セキュリティモジュール、およびPHYがセットを完成させる要素となります。
この発表は、AIシステム設計におけるより広範な変化を示している。モデルサイズとコンテキストウィンドウが拡大するにつれて、メモリ容量、帯域幅、アクセス遅延がパフォーマンスをますます制限するようになる。大規模な言語モデルの推論は、プロセッサ、アクセラレータ、メモリ間でモデルの重み、キーバリューキャッシュ、共有状態を移動することに依存している。ゴールドマン・サックス・リサーチは、世界のAIトークン消費量が2030年までに24倍に増加し、月間約120京トークンに達する可能性があると推定している。
CXLは、PCI Express物理層上で動作するキャッシュコヒーレントな相互接続によって、これらの要件に対応するように設計されています。この規格により、CPU、XPU、アクセラレータ、およびメモリデバイスがリソースを共有できるだけでなく、メモリ拡張、プーリング、およびファブリックベースのアーキテクチャもサポートされます。
CXL 4.0で帯域幅が2倍に
CXL 4.0ではリンク速度が128 GT/sに向上し、PCIe 7.0と同等の帯域幅を実現しています。Synopsys社によると、この新規格はCXL 3.xのレイテンシ特性を維持しつつ、利用可能なシステム帯域幅を2倍に拡大しています。
この仕様では、バンドルされたポート機能も追加されています。4つのx16リンクで合計2TB/秒を超える帯域幅が実現し、8つのx16リンクでは4TB/秒を超えます。CXL 4.0は最大4つのリタイマーとネイティブx2リンク幅をサポートし、ラック規模のシステム向けの接続オプションを拡張します。2025仕様のもう1つの重要な追加は信頼性に関するもので、メモリRASの強化により、詳細なイベントレポート、パッケージ修復後処理、柔軟なメモリ予備機能が提供されます。
これらの機能は、コンピューティングとメモリを分離したアーキテクチャをサポートします。Synopsysは、CXLベースのキーバリューキャッシュオフロードにより、128 GT/sの速度でSSDベースの代替ソリューションの3～6倍のパフォーマンスを実現すると主張しています。また、CXL.memのロードから使用までのレイテンシが200ナノ秒未満であり、ラック規模のメモリプールが100 TBを超えることも挙げています。Synopsysによると、これらの機能は、システム構成とワークロードに応じて、推論コストを50%から100%削減できる可能性があるとのことです。
設計上の課題はコントローラーにとどまらない
CXL 4.0の実装には、SoCに新しいコントローラを追加するだけでは不十分です。AIシステム設計者は、複数のCXL世代をサポートし、メモリ容量、帯域幅、可用性、システムトポロジーの違いを管理する必要があります。CXL 4.0は以前のバージョンとの下位互換性を維持しているため、新しい設計では既存のインフラストラクチャを利用しながら、より高速なファブリックへの移行を進めることができます。
セキュリティも考慮すべき点です。クラウドおよびマルチテナントAI環境では、ハードウェアの信頼の基点に固定された、認証済みかつ暗号化された一貫性のあるメモリアクセスが必要です。Synopsys社によると、同社のIDE実装は、CXL.cacheおよびCXL.memスキッドモードでサイクルレベルのレイテンシを増加させることなく、この保護機能を提供します。
AIインフラ市場は開発スケジュールにも圧力をかけている。システム設計者は通常、急速に変化するアクセラレータアーキテクチャとハイパースケール展開の要件に対応しなければならない。そのため、検証、相互運用性テスト、または物理層認定の遅延は、SoC全体のスケジュールに影響を与える可能性がある。
シノプシス CXL 4.0 IPポートフォリオ
SynopsysのCXLコントローラは、CXL 4.0（128 GT/s）に加え、CXL 3.x、2.0、1.xをサポートしています。バンドルされたポート、ポートベースのルーティング、およびレイテンシを低減する256バイトのFLITモードを搭載しています。同社によると、単一のライセンスでサポート対象のCXL世代すべてをカバーし、別途PCIe 7.0 IPライセンスを必要とせずにPCIe 7.0フォールバック機能も利用できるとのことです。
IDEのセキュリティモジュールは、AES-GCM暗号化と認証を使用し、機密コンピューティングのためのTSPおよびTDISP機能をサポートしています。Synopsys社はまた、この実装はFIPS 140-3認証取得に対応できるよう設計されていると述べています。
CXLの物理層は、シリコンで実証済みのPCIe 7.0 SerDesをベースとしており、128 GT/sで動作します。Synopsysによると、このPHYは5nmから2nmまでのプロセスノードに対応しており、低ジッタ耐性と低遅延の前方誤り訂正機能を備えています。
検証用IPは、スタックの中で最も古い構成要素です。Synopsysは2025年12月に、業界初の商用CXL 4.0 VIPとしてこのIPを発表しました。これは、128 GT/sのデータレートをフルにサポートするとともに、IOスロットリングと合理化されたポートネゴシエーションを実現し、CXL 3.0およびPCIe 7.0からの移行パスを提供します。検証環境は、テープアウト前にコンプライアンスと相互運用性のテストをサポートすることを目的としており、標準規格の検証が開発の最終段階でボトルネックになるリスクを軽減します。
シノプシスは、この統合アーキテクチャによって、複数の製品世代にわたるCXL移行をサポートできると位置付けています。同社は、25年以上にわたるPCIe開発、3,800件を超えるPCIe設計採用実績、170個以上のCXLコントローラおよびPHYの出荷実績を挙げています。また、アクセラレータクラスタ向けに導入したUltra EthernetやUALink IPなど、他のAIファブリックに対しても同様のポートフォリオアプローチを採用しています。
より広範なHPC IPポートフォリオの一部
CXL 4.0は、シノプシスの幅広い高性能コンピューティングIPポートフォリオの一部です。このポートフォリオには、CXL、PCIe、UCIe、UALink、Ultra Ethernet、ESUN、および224Gと448Gリンクをサポートする高速イーサネットPHY向けのインターフェースIPが含まれています。
また、メモリ、ロジックライブラリ、先進プロセスノード向けの標準セルといった基盤となるIPも含まれています。セキュリティコンポーネントは、ハードウェアの信頼の基点、物理的に複製不可能な機能、ポスト量子暗号、セキュリティアクセラレータ、およびPCIeやCXL IDE、IME、MACsec、UALinkSecなどのインターフェース保護を網羅しています。
シノプシスは、XPU、アクセラレータ、ハイパースケーラSoCの設計に必要な統合および検証作業を削減することを目的とした、事前統合済みのIPサブシステムも提供しています。これらのコンポーネントを組み合わせることで、ラック規模のAIインフラストラクチャにおける相互接続、メモリ、セキュリティ、およびコンピューティング要件に対応できます。
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