IBM은 0.7nm(7옹스트롬) 노드에서 새로운 트랜지스터 아키텍처를 선보였으며, 이를 업계 최초의 1nm 미만 반도체 기술이라고 발표했습니다. 이번 개발은 반도체 제조업체들이 기존 트랜지스터 스케일링의 한계를 뛰어넘기 위해 노력하는 가운데 중요한 연구 이정표가 될 것입니다.
이 실험적인 기술은 손톱 크기 정도의 칩에 거의 100억 개의 트랜지스터를 집적하여, IBM이 2021년에 처음 공개한 2nm 칩 기술의 트랜지스터 밀도를 거의 두 배로 높였습니다. IBM에 따르면, 새로운 설계는 구현 목표에 따라 2nm 노드 기술 대비 최대 50% 향상된 성능 또는 최대 70% 향상된 에너지 효율을 제공할 수 있습니다.
이번 발표의 핵심은 IBM이 최초로 1nm 이하 세대의 로직 스케일링을 가능하게 한다고 밝힌 "나노스택"이라는 새로운 3차원 트랜지스터 아키텍처입니다.
새로운 3D 나노스택 아키텍처
IBM의 나노스택 아키텍처는 기존의 트랜지스터 크기 축소에만 의존하는 대신, 3D 순차적 통합을 통해 나노시트 트랜지스터를 수직으로 쌓고 엇갈리게 배열합니다. 이러한 접근 방식은 트랜지스터 밀도를 높이고 각 층에 다양한 재료 조합을 적용할 수 있도록 하여 스택 내에서 성능 및 전력 특성을 독립적으로 최적화할 수 있게 합니다.
IBM 연구진은 CMOS 집적화를 위한 초박형 유전체 접합을 통한 아키텍처의 실험적 검증, 듀얼 채널 엔지니어링 시연, 그리고 기능성 CMOS 인버터 회로 작동에 성공했다고 발표했습니다. 이러한 결과는 해당 아키텍처가 물리적으로 제조 가능하며 컴퓨팅 워크로드를 지원할 수 있음을 시사합니다.
IBM 연구소 소장인 제이 감베타는 이번 개발을 단순한 트랜지스터 크기 축소가 아닌 칩 제조 방식의 혁신으로 평가했습니다. 그는 이 아키텍처를 통해 원자 규모에 가까운 차원에서 작동이 가능해지면서 성능과 효율성 모두 향상된다고 언급했습니다.
AI 워크로드에 최적화된 SRAM 확장
IBM은 2026년 VLSI 기술 및 회로 심포지엄에서 발표한 별도의 연구에서 나노스택 아키텍처가 SRAM 크기를 약 40%까지 축소했다고 보고했습니다. 메모리 밀도 향상은 대역폭과 메모리 용량이 시스템 성능을 제한하는 경우가 많은 AI 가속기 및 고성능 컴퓨팅 시스템에서 점점 더 중요해지고 있습니다.
SRAM 기술의 발전은 설계자들이 생성형 AI, 클라우드 인프라 및 데이터 집약적 워크로드의 증가하는 메모리 요구 사항을 충족하면서 더욱 효율적인 프로세서를 구축하는 데 도움이 될 수 있습니다.
반도체 로드맵 확장
현대의 공정 노드는 더 이상 특정 물리적 트랜지스터 크기에 직접적으로 대응하지 않지만, IBM의 0.7nm 기술은 옹스트롬 시대까지 지속적인 로직 스케일링을 가능하게 하는 잠재적인 경로를 보여줍니다. IBM은 나노스택 방식이 현재의 최첨단 기술을 뛰어넘어 최소 10년 이상 트랜지스터 스케일링을 지원할 수 있을 것으로 기대하고 있습니다.
이번 연구는 IBM의 뉴욕주 올버니 반도체 연구 센터에서 업계 파트너들과 협력하여 진행되었습니다. 이 시설에는 차세대 공정 기술에 필수적인 기술로 여겨지는 ASML의 고개구율 극자외선(High NA EUV) 리소그래피 시스템이 설치될 예정입니다. IBM과 파트너사들은 이미 High NA EUV 공정을 사용하여 제작한 작동 가능한 소자를 보고한 바 있습니다.
생산 전망
IBM은 반도체 공정 기술, AI 하드웨어, 양자 컴퓨팅 등 다양한 분야에 걸쳐 연구 성과를 내며 선도적인 반도체 연구 기관으로서의 입지를 강화하고 있습니다. 최근에는 양자 웨이퍼 제조에 주력하는 독립적인 양자 파운드리인 앤더슨(Anderon) 설립 계획을 발표했습니다.
0.7nm 기술은 아직 연구 성과에 불과하지만, IBM은 나노스택 기반 제조 방식이 향후 5년 이내에 상용화될 수 있으며, 이를 통해 1nm 미만의 양산형 반도체를 구현할 수 있는 가능성을 제시한다고 밝혔습니다.
아마존