AMDは、今後発売予定のVersalアダプティブSoCがUniversal Chiplet Interconnect Express（UCIe）1.1インターフェースをネイティブにサポートすると発表した。インテルもDiamond RapidsとWildcat Lakeに採用しているこのオープンな業界標準は、低消費電力かつ高帯域幅のダイ間通信を実現し、AMDのアダプティブSoCが専用シリコンと直接インターフェースすることを可能にする。この移行により、モジュール式のマルチダイアーキテクチャが実現し、開発期間の短縮、非反復的なエンジニアリングコストの削減、パッケージレベルの電力とレイテンシの最適化が可能になるため、従来のモノリシックSoCのエンジニアリング上の制約を解消できる。
最初の展開はAMD Versal RFシリーズを中心に行われ、これにより、ネイティブUCIe 1.1接続機能を備えたポートフォリオ初の適応型SoCとなります。このアーキテクチャは、最大4つの独立したUCIe標準パッケージ（UCIe-SP）インターフェースと最大2つのUCIeアドバンストパッケージ（UCIe-AP）インターフェースに対応し、AMDはx16 UCIe-SPリンクを最大16 GT/s、x64/x32 UCIe-APリンクを最大8 GT/sとしており、パッケージ内帯域幅は数テラビット/秒に達します。エンタープライズおよび組み込みシステムの要件が進化するにつれて、AMDはVersal Premium Gen 2メモリ・オン・パッケージ部品ファミリーで開始したパッケージ内統合の道筋をたどり、他の適応型SoCファミリーにもUCIeサポートを拡大する予定です。
Versal RFシリーズデバイスは、高解像度RFデータコンバータ、DSP専用ハードIP、AIエンジン、プログラマブルロジックを統合したパッケージです。このプラットフォームは、最大80 TOPSの異種DSP演算能力を提供すると同時に、複数の個別ICの機能フットプリントを統合することで、サイズ、重量、消費電力、コスト（SWAP-C）を大幅に最適化します。
基板レベルのリンクをパッケージ内チップレットに置き換える
ネイティブUCIe統合により、高速信号をプリント基板経由でルーティングする必要がなくなり、GTMトランシーバーなどの従来の基板レベルのシリアル化インターフェースが、標準化されたパッケージ内相互接続に置き換えられます。これにより、ハードウェアエンジニアは、Versal RFシリコンを、サードパーティ製のRFアナログフロントエンド（AFE）、専用AIアクセラレータ、ホストCPU、専用GPU演算ブロック、カスタムハードウェアセキュリティモジュール、通信プロセッサ、コパッケージ光学部品（CPO）、およびアプリケーション固有ASICなどの専用コンパニオンチップレットと緊密に結合できます。
UCIeサポートは、マルチベンダー製およびカスタムシリコン間の直接的な相互運用性を促進することで、相互接続の遅延を低減し、消費電力を最小限に抑え、システム設計者に実績のあるシリコンIPを再利用できる柔軟性を提供します。UCIe 1.1接続機能を備えた量産チップレットは、2027年第4四半期に一部のVersal RFシリーズデバイスで利用可能になる予定です。
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