시놉시스는 업계 최초의 완벽한 CXL(Compute Express Link) 4.0 지적 재산(IP) 제품군을 발표했습니다. 이 포트폴리오는 CXL 컨트롤러, IDE 보안 모듈, PCIe 7.0 기반 물리 계층 및 AI 인프라를 구축하는 시스템 온 칩(SoC) 설계자를 위한 검증 IP를 포함합니다. 검증 부분은 2025년 12월부터 출시되어 시놉시스가 최초의 상용 CXL 4.0 검증 IP라고 밝힌 바 있으며, 컨트롤러, 보안 모듈 및 PHY가 이 제품군을 완성합니다.
이번 발표는 AI 시스템 설계의 광범위한 변화를 보여줍니다. 모델 크기와 컨텍스트 창이 확장됨에 따라 메모리 용량, 대역폭 및 액세스 지연 시간이 성능을 제한하는 주요 요인이 되고 있습니다. 대규모 언어 모델 추론은 프로세서, 가속기 및 메모리 간에 모델 가중치, 키-값 캐시 및 공유 상태를 이동해야 합니다. 골드만삭스 리서치는 전 세계 AI 토큰 소비량이 2030년까지 24배 증가하여 월 약 120경 개에 이를 것으로 추정합니다.
CXL은 PCI Express 물리 계층에서 작동하는 캐시 일관성 인터커넥트를 통해 이러한 요구 사항을 충족하도록 설계되었습니다. 이 표준을 통해 CPU, XPU, 가속기 및 메모리 장치는 리소스를 공유하는 동시에 메모리 확장, 풀링 및 패브릭 기반 아키텍처를 지원할 수 있습니다.
CXL 4.0, 대역폭 두 배 향상
CXL 4.0은 링크 속도를 128 GT/s로 향상시켜 PCIe 7.0의 대역폭과 동일한 수준을 제공합니다. 시놉시스는 새로운 사양이 시스템 대역폭을 두 배로 늘리면서도 CXL 3.x의 지연 시간 특성을 유지한다고 밝혔습니다.
이 사양에는 번들 포트 기능도 추가되었습니다. 4개의 x16 링크는 2TB/s 이상의 총 대역폭을 제공하며, 8개의 x16 링크는 4TB/s를 초과합니다. CXL 4.0은 최대 4개의 리타이머와 네이티브 x2 링크 폭을 지원하여 랙 규모 시스템의 연결 옵션을 확장합니다. 2025 사양의 또 다른 중요한 추가 사항은 신뢰성 측면으로, 세부적인 이벤트 보고, 패키지 후 복구(Post Package Repair), 유연한 메모리 스페어링을 포함하는 메모리 RAS 개선 사항이 적용되었습니다.
이러한 기능은 분산형 컴퓨팅 및 메모리 아키텍처를 지원합니다. 시놉시스는 CXL 기반 키-값 캐시 오프로드가 128 GT/s 속도에서 SSD 기반 대안보다 3~6배 높은 성능을 제공한다고 주장합니다. 또한 CXL.mem의 로드-투-사용 지연 시간이 200나노초 미만이고 랙 규모 메모리 풀이 100TB를 초과한다고 언급합니다. 시놉시스에 따르면 이러한 기능은 시스템 구성 및 워크로드에 따라 추론 비용을 50%에서 100%까지 절감할 수 있습니다.
설계 과제는 컨트롤러를 넘어 더 넓은 영역에 걸쳐 있습니다.
CXL 4.0을 구현하려면 SoC에 새로운 컨트롤러를 추가하는 것 이상의 작업이 필요합니다. AI 시스템 설계자는 여러 세대의 CXL을 지원하고 메모리 용량, 대역폭, 가용성 및 시스템 토폴로지의 차이를 관리해야 합니다. CXL 4.0은 이전 버전과의 하위 호환성을 유지하므로 새로운 설계는 기존 인프라를 활용하면서 고속 패브릭으로 마이그레이션할 수 있습니다.
보안 또한 중요한 고려 사항입니다. 클라우드 및 멀티테넌트 AI 배포 환경에서는 하드웨어 루트 오브 트러스트에 기반한 인증 및 암호화된 일관성 있는 메모리 접근이 필요합니다. 시놉시스는 자사의 IDE 구현이 CXL.cache 및 CXL.mem 스키드 모드에서 사이클 수준의 지연 시간을 추가하지 않고 이러한 보호 기능을 제공한다고 밝혔습니다.
AI 인프라 시장 또한 개발 일정에 압력을 가합니다. 시스템 설계자는 일반적으로 빠르게 변화하는 가속기 아키텍처와 하이퍼스케일 배포 요구 사항을 수용해야 합니다. 따라서 검증, 상호 운용성 테스트 또는 물리 계층 인증의 지연은 전체 SoC 일정에 영향을 미칠 수 있습니다.
시놉시스 CXL 4.0 IP 포트폴리오
시놉시스 CXL 컨트롤러는 CXL 4.0(128 GT/s)을 비롯하여 CXL 3.x, 2.0, 1.x를 지원합니다. 번들 포트, 포트 기반 라우팅, 그리고 지연 시간을 줄이기 위한 256바이트 FLIT 모드를 포함하고 있습니다. 시놉시스는 단일 라이선스로 지원되는 모든 CXL 세대를 사용할 수 있으며, 별도의 PCIe 7.0 IP 라이선스 없이도 PCIe 7.0으로의 폴백 기능을 제공한다고 밝혔습니다.
IDE 보안 모듈은 AES-GCM 암호화 및 인증을 사용하며 기밀 컴퓨팅을 위한 TSP 및 TDISP 기능을 지원합니다. Synopsys는 또한 이 구현이 FIPS 140-3 인증을 받을 수 있도록 설계되었다고 밝혔습니다.
CXL 물리 계층은 128 GT/s 속도로 작동하는 실리콘 검증된 PCIe 7.0 SerDes를 기반으로 합니다. 시놉시스는 이 PHY가 5nm에서 2nm까지의 공정 노드에 최적화되어 있으며, 저지터 허용 오차와 저지연 순방향 오류 수정 기능을 포함한다고 밝혔습니다.
검증 IP는 스택에서 가장 오래된 구성 요소입니다. 시놉시스는 2025년 12월 업계 최초로 상용화된 CXL 4.0 VIP를 출시했는데, 이 제품은 128 GT/s의 데이터 전송 속도를 완벽하게 지원하는 동시에 IO 스로틀링 및 간소화된 포트 협상 기능을 제공하며, CXL 3.0 및 PCIe 7.0에서 마이그레이션 경로를 제공합니다. 검증 환경은 테이프 아웃 전에 규정 준수 및 상호 운용성 테스트를 지원하여 표준 검증이 개발 후반 단계의 병목 현상이 될 위험을 줄이도록 설계되었습니다.
시놉시스는 여러 제품 세대에 걸쳐 CXL 마이그레이션을 지원하기 위해 통합 아키텍처를 구축했다고 밝혔습니다. 시놉시스는 25년 이상의 PCIe 개발 경험, 3,800건 이상의 PCIe 설계 수주 실적, 그리고 170개 이상의 CXL 컨트롤러 및 PHY 출하량을 근거로 들고 있습니다. 또한, 가속기 클러스터용으로 출시한 Ultra Ethernet 및 UALink IP를 포함한 다른 AI 패브릭에도 유사한 포트폴리오 전략을 적용했습니다.
보다 광범위한 HPC IP 포트폴리오의 일부
CXL 4.0 제품은 시놉시스의 광범위한 고성능 컴퓨팅 IP 포트폴리오의 일부입니다. 이 포트폴리오에는 CXL, PCIe, UCIe, UALink, Ultra Ethernet, ESUN용 인터페이스 IP와 224G 및 448G 링크를 지원하는 고속 이더넷 PHY가 포함됩니다.
또한 메모리, 로직 라이브러리, 고급 프로세스 노드용 표준 셀과 같은 핵심 IP도 포함됩니다. 보안 구성 요소는 하드웨어 루트 오브 트러스트, 물리적으로 복제 불가능한 함수, 양자 후 암호화, 보안 가속기, PCIe 및 CXL IDE, IME, MACsec, UALinkSec을 포함한 인터페이스 보호 기능을 포괄합니다.
시놉시스는 XPU, 가속기 및 하이퍼스케일러 SoC 설계에 필요한 통합 및 검증량을 줄이기 위해 사전 통합된 IP 서브시스템도 제공합니다. 이러한 구성 요소들은 랙 규모의 AI 인프라에 필요한 상호 연결, 메모리, 보안 및 컴퓨팅 요구 사항을 충족하도록 설계되었습니다.
아마존