A AMD anunciou que seus próximos SoCs adaptativos Versal oferecerão suporte nativo às interfaces Universal Chiplet Interconnect Express (UCIe) 1.1. O padrão aberto da indústria, que a Intel também está incorporando ao Diamond Rapids e ao Wildcat Lake , estabelece comunicação die-to-die de baixo consumo e alta largura de banda, permitindo que os SoCs adaptativos da AMD, encapsulados em conjunto, interajam diretamente com silício especializado. Essa transição visa superar as limitações de engenharia dos SoCs monolíticos tradicionais, possibilitando arquiteturas modulares com múltiplos chips que reduzem os prazos de desenvolvimento, os custos de engenharia não recorrentes e otimizam o consumo de energia e a latência em nível de encapsulamento.
O lançamento inicial se concentrará na série AMD Versal RF , tornando-os os primeiros SoCs adaptáveis do portfólio a apresentar conectividade UCIe 1.1 nativa. A arquitetura acomodará até quatro interfaces UCIe Standard Package (UCIe-SP) independentes e até duas interfaces UCIe Advanced Package (UCIe-AP), com a AMD listando os links UCIe-SP x16 com até 16 GT/s e os links UCIe-AP x64/x32 com até 8 GT/s, resultando em largura de banda agregada no pacote de vários terabits por segundo. À medida que os requisitos de sistemas embarcados e corporativos evoluem, a AMD planeja expandir o suporte a UCIe para outras famílias de SoCs adaptáveis, seguindo o caminho de integração no pacote iniciado com as famílias de componentes de memória em pacote Versal Premium Gen 2 .
Os dispositivos da série Versal RF consolidam conversores de dados de RF de alta resolução, IP dedicado para DSP, mecanismos de IA e lógica programável em um único pacote. A plataforma oferece até 80 TOPS de computação DSP heterogênea, proporcionando otimizações notáveis em tamanho, peso, consumo de energia e custo (SWAP-C) ao consolidar a área funcional de múltiplos circuitos integrados discretos.
Substituindo links de placa por chiplets integrados no pacote.
A integração nativa do UCIe elimina a necessidade de rotear sinais de alta velocidade através de placas de circuito impresso, substituindo interfaces serializadas legadas em nível de placa, como transceptores GTM, por interconexões padronizadas no próprio encapsulamento. Isso permite que os engenheiros de hardware integrem o silício de RF da Versal com chiplets complementares especializados, incluindo front-ends analógicos de RF (AFEs) de terceiros, aceleradores de IA dedicados, CPUs host, blocos de computação de GPU especializados, módulos de segurança de hardware personalizados, processadores de comunicação, óptica co-embalada (CPO) e ASICs específicos para aplicações.
Ao facilitar a interoperabilidade direta entre silício de múltiplos fornecedores e silício personalizado, o suporte a UCIe reduz a latência de interconexão, minimiza o consumo geral de energia e oferece aos arquitetos de sistemas a flexibilidade de reutilizar a propriedade intelectual (IP) de silício comprovada. Os chiplets de produção com conectividade UCIe 1.1 estão programados para estarem disponíveis em dispositivos selecionados da Série Versal RF no quarto trimestre de 2027.
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