Společnost Synopsys oznámila, že první kompletní sadu produktů pro duševní vlastnictví Compute Express Link (CXL) 4.0 v oboru představuje. Portfolio kombinuje řadič CXL, bezpečnostní moduly IDE, fyzickou vrstvu založenou na PCIe 7.0 a ověřovací IP pro návrháře systémů na čipu, kteří vytvářejí infrastrukturu umělé inteligence. Ověřovací komponenta se dodává od prosince 2025, kdy ji společnost Synopsys označila za první komerčně dostupnou ověřovací IP CXL 4.0; sadu doplňuje řadič, bezpečnostní moduly a fyzická vrstva (PHY).
Toto oznámení ukazuje širší posun v návrhu systémů umělé inteligence. S rostoucími velikostmi modelů a kontextovými okny se kapacita paměti, šířka pásma a latence přístupu stále více omezují v výkonu. Inference modelů ve velkých jazycích závisí na pohybu vah modelů, mezipamětí klíč-hodnota a sdíleném stavu mezi procesory, akcelerátory a pamětí. Společnost Goldman Sachs Research odhaduje, že globální spotřeba tokenů umělé inteligence by se do roku 2030 mohla zvýšit 24krát a dosáhnout přibližně 120 kvadrilionů tokenů měsíčně.
Standard CXL je navržen tak, aby tyto požadavky řešil prostřednictvím propojení koherentního s mezipamětí, které funguje přes fyzickou vrstvu PCI Express. Standard umožňuje CPU, XPU, akcelerátorům a paměťovým zařízením sdílet zdroje a zároveň podporuje rozšiřování paměti, sdružování a architektury založené na fabric.
CXL 4.0 zdvojnásobuje šířku pásma
CXL 4.0 zvyšuje rychlost připojení na 128 GT/s, což odpovídá šířce pásma PCIe 7.0. Společnost Synopsys uvádí, že nová specifikace zachovává charakteristiky latence CXL 3.x a zároveň zdvojnásobuje dostupnou šířku pásma systému.
Specifikace také přidává sdružené porty. Čtyři linky x16 poskytují celkovou šířku pásma více než 2 TB/s, zatímco osm linek x16 přesahuje 4 TB/s. CXL 4.0 podporuje až čtyři retimery a nativní šířky linek x2, čímž rozšiřuje možnosti připojení pro rackové systémy. Dalším významným přírůstkem ve specifikaci 2025 je spolehlivost, s vylepšeními RAS paměti, které zahrnují podrobné hlášení událostí, opravu po instalaci balíčku a flexibilní ukládání paměti.
Tyto funkce podporují architektury oddělených výpočetních a paměťových dat. Společnost Synopsys tvrdí, že odlehčení mezipaměti klíč-hodnota založené na CXL poskytuje třikrát až šestkrát vyšší výkon než alternativy založené na SSD s rychlostí 128 GT/s. Společnost také uvádí latenci načítání CXL.mem pod 200 nanosekund a paměťové fondy škálovatelné v racku přesahující 100 TB. Podle společnosti Synopsys by tyto funkce mohly snížit náklady na inferenci o 50 % až 100 % v závislosti na konfiguraci systému a pracovní zátěži.
Problémy s designem sahají za hranice řídicí jednotky
Implementace CXL 4.0 vyžaduje více než jen přidání nového řadiče do SoC. Návrháři systémů umělé inteligence musí podporovat více generací CXL a zvládat rozdíly v kapacitě paměti, šířce pásma, dostupnosti a topologii systému. CXL 4.0 si zachovává zpětnou kompatibilitu s dřívějšími verzemi, což umožňuje novým návrhům využívat stávající infrastrukturu při migraci na rychlejší fabric.
Dalším faktorem je bezpečnost. Cloudové a multitenantní nasazení umělé inteligence vyžaduje ověřený a šifrovaný koherentní přístup k paměti ukotvený v hardwarovém kořeni důvěryhodnosti. Společnost Synopsys uvádí, že její implementace IDE poskytuje tuto ochranu bez přidání latence na úrovni cyklu v režimech skid CXL.cache a CXL.mem.
Trh s infrastrukturou umělé inteligence také tlačí na harmonogramy vývoje. Systémoví návrháři se obvykle musí přizpůsobit rychle se měnícím architekturám akcelerátorů a požadavkům na hyperškálované nasazení. Zpoždění v ověřování, testování interoperability nebo kvalifikaci fyzické vrstvy proto mohou ovlivnit celý harmonogram SoC.
Portfolio Synopsys CXL 4.0 IP
Řadič Synopsys CXL podporuje CXL 4.0 s rychlostí 128 GT/s, spolu s CXL 3.x, 2.0 a 1.x. Zahrnuje sdružené porty, směrování na základě portů a 256bajtový režim FLIT pro snížení latence. Společnost uvádí, že jedna licence pokrývá podporované generace CXL a zahrnuje záložní PCIe 7.0 bez nutnosti samostatné licence PCIe 7.0 IP.
Bezpečnostní moduly IDE používají šifrování a ověřování AES-GCM a podporují funkce TSP a TDISP pro důvěrné výpočty. Společnost Synopsys rovněž uvádí, že implementace je navržena pro certifikaci FIPS 140-3.
Fyzická vrstva CXL je založena na křemíkem ověřeném PCIe 7.0 SerDes s rychlostí 128 GT/s. Společnost Synopsys uvádí, že PHY je odolná pro procesní uzly od 5nm do 2nm a zahrnuje nízkou toleranci jitteru a nízkolatenční dopřednou korekci chyb.
Ověřovací IP adresa je nejstarší součástí balíčku. Společnost Synopsys ji představila v prosinci 2025 jako první komerčně dostupnou CXL 4.0 VIP v oboru, která podporuje plnou datovou rychlost 128 GT/s spolu s omezením I/O a efektivním vyjednáváním portů a nabízí migrační cesty z CXL 3.0 a PCIe 7.0. Ověřovací prostředí má podporovat testování shody s předpisy a interoperability před odinstalací, čímž se snižuje riziko, že se validace standardů stane úzkým hrdlem v pozdní fázi vývoje.
Společnost Synopsys umisťuje jednotnou architekturu tak, aby podporovala migraci CXL napříč různými generacemi produktů. Společnost uvádí více než 25 let vývoje PCIe, více než 3 800 vítězných návrhů PCIe a více než 170 dodaných řadičů a fyzických jednotek CXL. Podobný přístup k portfoliu zvolila i u jiných sítí umělé inteligence, včetně Ultra Ethernet a UALink IP, které představila pro akcelerační clustery.
Součást širšího portfolia HPC IP
Nabídka CXL 4.0 je součástí širšího portfolia vysoce výkonných výpočetních IP řešení společnosti Synopsys. Portfolio zahrnuje IP rozhraní pro CXL, PCIe, UCIe, UALink, Ultra Ethernet, ESUN a vysokorychlostní ethernetové PHY s podporou propojení 224G a 448G.
Zahrnuje také základní duševní vlastnictví, jako je paměť, logické knihovny a standardní buňky pro pokročilé procesní uzly. Bezpečnostní komponenty zahrnují hardwarové základy důvěryhodnosti, fyzicky neklonovatelné funkce, postkvantovou kryptografii, akcelerátory zabezpečení a ochranu rozhraní, včetně PCIe a CXL IDE, IME, MACsec a UALinkSec.
Společnost Synopsys také nabízí předintegrované IP subsystémy, jejichž cílem je snížit objem integrace a ověřování potřebný pro návrhy SoC XPU, akcelerátorů a hyperscalerů. Tyto komponenty společně splňují požadavky na propojení, paměť, zabezpečení a výpočetní výkon rackové infrastruktury umělé inteligence.
Amazon