シノプシスは、TSMCのA14プロセス上でデジタルおよびアナログEDAフローの認証を取得し、TSMCの2nmおよび3nmノード上で64G UCIe IPのテープアウトを完了しました。これらは、TSMCのオープンイノベーションプラットフォームエコシステムに関する両社の共同作業における2つの重要なマイルストーンです。その他の成果には、シノプシスのアナログ、デジタル、マルチダイツール全体にわたるエージェントAI設計フロー、CoWoSパッケージング上での統合電圧レギュレータの共同設計、TSMCのCOUPEコパッケージング光学部品向けのフォトニックおよび電子回路の共同設計フロー、そしてPCIe 7.0、HBM4、LPDDR6、224G Ethernetを含むN2P上でのIPテープアウトのリストが含まれます。
「AIシステムの規模と複雑さが増大し続けるにつれ、顧客は実績のあるIP、インテリジェントな設計ソリューション、そしてシームレスに連携する高度なパッケージング手法を必要としています」と、シノプシスのシニアバイスプレジデントであるマイケル・ビューラー＝ガルシア氏は述べています。「TSMCとの共同イノベーションは、次世代AIおよび高性能コンピューティングシステムの開発を加速するために必要な、シリコンからシステムまでの協調設計機能の連続性に対応しています。」
A14認証とエージェント設計フロー
A14 認証は、デジタルおよびアナログ フローの両方について実装からサインオフまでを網羅しており、設計チームがテープアウトをノードにコミットする前に必要なものです。アナログ側では、Synopsys と TSMC は A14 のデバイス ルーティング有効化に取り組んでおり、Synopsys はこれを高度なアナログ配置配線自動化の重要なマイルストーンと説明しています。エージェント AI の作業は 3 つのツールを通じて行われます。Synopsys Custom Compiler はアナログ移行を加速し、Fusion Compiler は LLM 支援分析を使用して生産性を向上させ、Synopsys 3DIC Compiler プラットフォームの新しいエージェント チップレット フロアプラン共同最適化フローは、TSMC 3DFabric パッケージング上の異種マルチダイ設計のフロアプランニングを自動化します。
電力供給と光学にはそれぞれ独自の共同設計パスが用意されています。3DIC Compilerプラットフォームでは、設計者がTSMC CoWoS上で統合電圧レギュレータを1つの環境で共同設計およびシミュレーションできるようになりました。Synopsysはこれを、AIパッケージによって電力供給要件が高まる中で、マルチダイ設計における電力効率と電力整合性を向上させる方法として位置付けています。共同パッケージ化された光学については、両社はTSMCのCOUPEテクノロジー向けに、3DIC実装、マルチフィジックス解析、最適化を含む統合されたフォトニックおよび電子共同設計フローを提供しており、顧客はマルチダイ設計内で光インターコネクトアーキテクチャを開発および検証できます。
「Synopsysのようなオープンイノベーションプラットフォーム（OIP）エコシステムパートナーとの連携は、急速に高まるAIと高性能コンピューティングの需要に応えるものです」と、TSMCのエコシステムおよびアライアンス管理部門ディレクター、アヴィーク・サルカー氏は述べています。「Synopsysの認証済みEDAソリューションとシリコン実証済みのIPポートフォリオを、当社の最新のプロセスおよびパッケージング技術と組み合わせることで、お客様は性能、統合性、エネルギー効率の限界を押し広げ、AIの未来を形作ることができるようになります。」
UCIeシリコンとN2P IPリスト
ダイ間接続に関しては、SynopsysはCoWoS-Sインターポーザを統合したTSMC N3Pテストチップ上でUCIe-A 32G/40Gシリコンを実証し、最近では2nmと3nmの両方で64G UCIe IPのテープアウトを完了し、システム内可視性のためのDFTを組み込みました。これはAMDがチップレットリンク用にVersal RFに組み込んでいるのと同じ規格であり、64 GT/sはUCIe 3.0仕様における最高データレートです。
TSMCのN2Pプロセスに関して、SynopsysはPCIe 7.0、HBM4、LPDDR6/5X/5、224G Ethernet PHY、UCIe、OTP、およびシリコンライフサイクル管理プロセス、電圧、温度監視IPのIP有効化とテープアウトのマイルストーンを報告しています。また、N3PおよびN2P向けにシリコン実証済みのFoundation、MIPI、およびメモリIPを拡張し、TSMCの6nmから3nmまでのコンパクトな「C」プロセス向けIPを開発中です。8月に取り上げた128 GT/sのCXL 4.0 IPも、このポートフォリオに含まれています。
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