A Synopsys anunciou o que descreve como o primeiro conjunto completo de propriedade intelectual (IP) Compute Express Link (CXL) 4.0 do setor. O portfólio combina um controlador CXL, módulos de segurança IDE, uma camada física baseada em PCIe 7.0 e IP de verificação para projetistas de sistemas em chip que desenvolvem infraestrutura de IA. O componente de verificação está disponível desde dezembro de 2025, quando a Synopsys o classificou como o primeiro IP de verificação CXL 4.0 comercialmente disponível; o controlador, os módulos de segurança e a camada física completam o conjunto.
O anúncio demonstra uma mudança mais ampla no design de sistemas de IA. À medida que os tamanhos dos modelos e as janelas de contexto aumentam, a capacidade de memória, a largura de banda e a latência de acesso limitam cada vez mais o desempenho. A inferência de modelos de linguagem de grande porte depende da movimentação de pesos do modelo, caches de chave-valor e estado compartilhado entre processadores, aceleradores e memória. A Goldman Sachs Research estima que o consumo global de tokens de IA poderá aumentar 24 vezes até 2030, atingindo cerca de 120 quatrilhões de tokens por mês.
O CXL foi projetado para atender a esses requisitos por meio de uma interconexão coerente em cache que opera sobre a camada física do PCI Express. O padrão permite que CPUs, XPUs, aceleradores e dispositivos de memória compartilhem recursos, ao mesmo tempo que oferece suporte à expansão de memória, agrupamento e arquiteturas baseadas em malha.
CXL 4.0 Dobra a Largura de Banda
O CXL 4.0 aumenta a velocidade de conexão para 128 GT/s, igualando a largura de banda do PCIe 7.0. A Synopsys afirma que a nova especificação mantém as características de latência do CXL 3.x, ao mesmo tempo que duplica a largura de banda disponível do sistema.
A especificação também adiciona recursos de portas agrupadas. Quatro links x16 fornecem mais de 2 TB/s de largura de banda agregada, enquanto oito links x16 excedem 4 TB/s. O CXL 4.0 suporta até quatro retimers e larguras de link x2 nativas, ampliando as opções de conectividade para sistemas de escala de rack. Outra adição significativa na especificação de 2025 está relacionada à confiabilidade, com melhorias no RAS (Resistência, Acessibilidade e Disponibilidade) da memória, abrangendo relatórios de eventos detalhados, reparo pós-pacote e reserva flexível de memória.
Essas capacidades suportam arquiteturas de computação e memória desagregadas. A Synopsys afirma que o descarregamento de cache chave-valor baseado em CXL oferece de três a seis vezes o desempenho de alternativas baseadas em SSD, com 128 GT/s. A empresa também cita latência de carregamento para uso do CXL.mem abaixo de 200 nanossegundos e pools de memória em escala de rack superiores a 100 TB. De acordo com a Synopsys, essas capacidades podem reduzir os custos de inferência em 50% a 100%, dependendo da configuração do sistema e da carga de trabalho.
Os desafios de design vão além do controlador.
Implementar o CXL 4.0 exige mais do que simplesmente adicionar um novo controlador a um SoC. Os projetistas de sistemas de IA devem dar suporte a múltiplas gerações do CXL e gerenciar as diferenças em capacidade de memória, largura de banda, disponibilidade e topologia do sistema. O CXL 4.0 mantém a compatibilidade com versões anteriores, permitindo que novos projetos utilizem a infraestrutura existente enquanto migram para redes de alta velocidade.
A segurança é outra consideração importante. Implantações de IA em nuvem e multi-inquilino exigem acesso à memória coerente, autenticado e criptografado, ancorado a uma raiz de confiança de hardware. A Synopsys afirma que sua implementação de IDE oferece essa proteção sem adicionar latência em nível de ciclo nos modos skid CXL.cache e CXL.mem.
O mercado de infraestrutura de IA também pressiona os cronogramas de desenvolvimento. Os projetistas de sistemas geralmente precisam se adaptar às arquiteturas de aceleradores em rápida evolução e aos requisitos de implantação em hiperescala. Atrasos na verificação, nos testes de interoperabilidade ou na qualificação da camada física podem, portanto, afetar todo o cronograma do SoC.
Portfólio de IP Synopsys CXL 4.0
O controlador Synopsys CXL suporta CXL 4.0 a 128 GT/s, além de CXL 3.x, 2.0 e 1.x. Ele inclui portas agrupadas, roteamento baseado em portas e um modo FLIT de 256 bytes para reduzir a latência. A empresa afirma que uma única licença cobre as gerações CXL suportadas e inclui fallback para PCIe 7.0 sem a necessidade de uma licença IP PCIe 7.0 separada.
Os módulos de segurança do IDE utilizam criptografia e autenticação AES-GCM e oferecem suporte aos recursos TSP e TDISP para computação confidencial. A Synopsys também afirma que a implementação foi projetada para atender aos requisitos de certificação FIPS 140-3.
A camada física CXL é baseada em um SerDes PCIe 7.0 comprovado em silício, operando a 128 GT/s. A Synopsys afirma que a camada física é robusta para nós de processo de 5 nm a 2 nm e inclui baixa tolerância a jitter e correção de erros de baixa latência.
O IP de verificação é o componente mais antigo da pilha. A Synopsys o apresentou em dezembro de 2025 como o primeiro VIP CXL 4.0 disponível comercialmente do setor, suportando a taxa de dados completa de 128 GT/s, juntamente com limitação de E/S e negociação de porta simplificada, além de oferecer caminhos de migração do CXL 3.0 e PCIe 7.0. O ambiente de verificação visa dar suporte a testes de conformidade e interoperabilidade antes da fabricação do chip, reduzindo o risco de que a validação de padrões se torne um gargalo no estágio final do desenvolvimento.
A Synopsys posiciona a arquitetura unificada para suportar a migração para CXL em diversas gerações de produtos. A empresa cita mais de 25 anos de desenvolvimento de PCIe, mais de 3,800 projetos PCIe conquistados e mais de 170 controladores e PHYs CXL comercializados. Ela adotou uma abordagem de portfólio semelhante para outras estruturas de IA, incluindo as IPs Ultra Ethernet e UALink que lançou para clusters de aceleradores.
Parte de um portfólio mais amplo de propriedade intelectual em HPC
A oferta CXL 4.0 faz parte do amplo portfólio de IPs de computação de alto desempenho da Synopsys. O portfólio inclui IPs de interface para CXL, PCIe, UCIe, UALink, Ultra Ethernet, ESUN e PHYs Ethernet de alta velocidade, com suporte a links de 224G e 448G.
Inclui também propriedade intelectual fundamental, como memória, bibliotecas lógicas e células padrão para nós de processo avançados. Os componentes de segurança abrangem raízes de confiança de hardware, funções fisicamente não clonáveis, criptografia pós-quântica, aceleradores de segurança e proteções de interface, incluindo PCIe e CXL IDE, IME, MACsec e UALinkSec.
A Synopsys também oferece subsistemas de IP pré-integrados, projetados para reduzir a quantidade de integração e verificação necessárias para projetos de SoC de XPU, aceleradores e hiperescaladores. Juntos, esses componentes visam atender aos requisitos de interconexão, memória, segurança e computação da infraestrutura de IA em escala de rack.
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