AMD hat angekündigt, dass seine kommenden adaptiven Versal-SoCs UCIe 1.1-Schnittstellen nativ unterstützen werden. Dieser offene Industriestandard, den auch Intel in Diamond Rapids und Wildcat Lake integriert , ermöglicht eine energieeffiziente und bandbreitenstarke Chip-zu-Chip-Kommunikation. Dadurch können AMD-SoCs in Co-Packages direkt mit spezialisierten Siliziumchips kommunizieren. Dieser Übergang zielt auf die technischen Einschränkungen traditioneller monolithischer SoCs ab, indem er modulare Multi-Chip-Architekturen ermöglicht. Diese verkürzen die Entwicklungszeiten, reduzieren einmalige Entwicklungskosten und optimieren Stromverbrauch und Latenz auf Package-Ebene.
Die Markteinführung konzentriert sich zunächst auf die AMD Versal RF-Serie . Diese ist damit die erste adaptive SoC im Portfolio mit nativer UCIe 1.1-Konnektivität. Die Architektur unterstützt bis zu vier unabhängige UCIe Standard Package (UCIe-SP)-Schnittstellen und bis zu zwei UCIe Advanced Package (UCIe-AP)-Schnittstellen. AMD gibt für die x16 UCIe-SP-Verbindungen bis zu 16 GT/s und für die x64/x32 UCIe-AP-Verbindungen bis zu 8 GT/s an, was eine aggregierte Bandbreite von mehreren Terabit pro Sekunde im Gehäuse ermöglicht. Mit den sich weiterentwickelnden Anforderungen von Unternehmens- und Embedded-Systemen plant AMD, die UCIe-Unterstützung auf weitere adaptive SoC-Familien auszuweiten und dabei den mit den Versal Premium Gen 2 Memory-on-Package-Bausteinen begonnenen Weg der Gehäuseintegration fortzusetzen.
Die Geräte der Versal RF-Serie vereinen hochauflösende HF-Datenwandler, dedizierte Hardware-IP für DSP, KI-Engines und programmierbare Logik in einem einheitlichen Gehäuse. Die Plattform bietet bis zu 80 TOPS heterogene DSP-Rechenleistung und erzielt gleichzeitig bemerkenswerte Optimierungen hinsichtlich Größe, Gewicht, Leistungsaufnahme und Kosten (SWAP-C) durch die Konsolidierung des Funktionsumfangs mehrerer diskreter ICs.
Ersetzen von Verbindungen auf Platinenebene durch In-Package-Chiplets
Die native UCIe-Integration macht die Übertragung von Hochgeschwindigkeitssignalen über Leiterplatten überflüssig und ersetzt herkömmliche serielle Schnittstellen auf Leiterplattenebene, wie z. B. GTM-Transceiver, durch standardisierte In-Package-Verbindungen. Dies ermöglicht Hardware-Ingenieuren die enge Kopplung von Versal-RF-Silizium mit spezialisierten Chiplets, darunter analoge RF-Frontends (AFEs) von Drittanbietern, dedizierte KI-Beschleuniger, Host-CPUs, spezialisierte GPU-Rechenblöcke, kundenspezifische Hardware-Sicherheitsmodule, Kommunikationsprozessoren, integrierte Optiken (CPO) und anwendungsspezifische ASICs.
Durch die direkte Interoperabilität zwischen Chips verschiedener Hersteller und kundenspezifischen Chips reduziert UCIe die Latenz der Verbindungen, minimiert den Gesamtstromverbrauch und bietet Systemarchitekten die Flexibilität, bewährte Chip-IP wiederzuverwenden. Serienfähige Chiplets mit UCIe 1.1-Konnektivität werden voraussichtlich im vierten Quartal 2027 für ausgewählte Geräte der Versal RF-Serie verfügbar sein.
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