AMD anunció que sus próximos SoC adaptativos Versal admitirán de forma nativa las interfaces Universal Chiplet Interconnect Express (UCIe) 1.1. Este estándar abierto de la industria, que Intel también está incorporando en Diamond Rapids y Wildcat Lake , establece una comunicación de bajo consumo y alto ancho de banda entre chips, lo que permite que los SoC adaptativos de AMD, empaquetados conjuntamente, se conecten directamente con silicio especializado. Esta transición busca superar las limitaciones de ingeniería de los SoC monolíticos tradicionales al habilitar arquitecturas modulares de múltiples chips que reducen los plazos de desarrollo, disminuyen los costos de ingeniería no recurrentes y optimizan el consumo de energía y la latencia a nivel de paquete.
El lanzamiento inicial se centrará en la serie AMD Versal RF , convirtiéndolos en los primeros SoC adaptativos del portafolio en ofrecer conectividad UCIe 1.1 nativa. La arquitectura admitirá hasta cuatro interfaces UCIe Standard Package (UCIe-SP) independientes y hasta dos interfaces UCIe Advanced Package (UCIe-AP). AMD indica que los enlaces UCIe-SP x16 alcanzarán hasta 16 GT/s y los enlaces UCIe-AP x64/x32 hasta 8 GT/s, lo que resulta en un ancho de banda agregado en el paquete de varios terabits por segundo. A medida que evolucionen los requisitos de los sistemas empresariales y embebidos, AMD planea expandir la compatibilidad con UCIe a otras familias de SoC adaptativos, siguiendo la ruta de integración en el paquete que inició con las familias de componentes de memoria en paquete Versal Premium Gen 2.
Los dispositivos de la serie Versal RF integran convertidores de datos RF de alta resolución, propiedad intelectual dedicada para DSP, motores de IA y lógica programable en un único paquete. La plataforma ofrece hasta 80 TOPS de procesamiento DSP heterogéneo, a la vez que optimiza notablemente el tamaño, el peso, el consumo de energía y el coste (SWAP-C) al consolidar la funcionalidad de múltiples circuitos integrados discretos.
Sustitución de enlaces a nivel de placa con chiplets integrados en el paquete.
La integración nativa de UCIe elimina la necesidad de enrutar señales de alta velocidad a través de placas de circuitos impresos, reemplazando las interfaces serializadas tradicionales a nivel de placa, como los transceptores GTM, con interconexiones estandarizadas dentro del paquete. Esto permite a los ingenieros de hardware acoplar estrechamente el silicio de RF de Versal con chiplets complementarios especializados, incluidos front-ends analógicos de RF (AFE) de terceros, aceleradores de IA dedicados, CPU host, bloques de cómputo de GPU especializados, módulos de seguridad de hardware personalizados, procesadores de comunicaciones, óptica coempaquetada (CPO) y ASIC específicos para aplicaciones.
Al facilitar la interoperabilidad directa entre chips de múltiples proveedores y chips personalizados, la compatibilidad con UCIe reduce la latencia de interconexión, minimiza el consumo total de energía y brinda a los arquitectos de sistemas la flexibilidad para reutilizar propiedad intelectual de chips ya probada. Está previsto que los chiplets de producción con conectividad UCIe 1.1 estén disponibles en determinados dispositivos de la serie Versal RF durante el cuarto trimestre de 2027.
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