Synopsys ha anunciado lo que describe como el primer conjunto completo de propiedad intelectual Compute Express Link (CXL) 4.0 de la industria. Este conjunto combina un controlador CXL, módulos de seguridad IDE, una capa física basada en PCIe 7.0 y propiedad intelectual de verificación para diseñadores de sistemas en chip que desarrollan infraestructura de IA. El módulo de verificación se comercializa desde diciembre de 2025, cuando Synopsys lo presentó como la primera propiedad intelectual de verificación CXL 4.0 disponible comercialmente; el controlador, los módulos de seguridad y la capa física completan el conjunto.
El anuncio evidencia un cambio más amplio en el diseño de sistemas de IA. A medida que el tamaño de los modelos y las ventanas de contexto se expanden, la capacidad de memoria, el ancho de banda y la latencia de acceso limitan cada vez más el rendimiento. La inferencia de modelos de lenguaje complejos depende del movimiento de pesos del modelo, cachés de clave-valor y el estado compartido entre procesadores, aceleradores y memoria. Goldman Sachs Research estima que el consumo global de tokens de IA podría multiplicarse por 24 para 2030, alcanzando aproximadamente 120 billones de tokens al mes.
CXL está diseñado para satisfacer estos requisitos mediante una interconexión con coherencia de caché que opera sobre la capa física PCI Express. El estándar permite que las CPU, las XPU, los aceleradores y los dispositivos de memoria compartan recursos, al tiempo que admite la expansión de memoria, la agrupación y las arquitecturas basadas en tejido.
CXL 4.0 duplica el ancho de banda
CXL 4.0 aumenta la velocidad de enlace a 128 GT/s, lo que equivale al ancho de banda de PCIe 7.0. Synopsys afirma que la nueva especificación mantiene las características de latencia de CXL 3.x al tiempo que duplica el ancho de banda disponible del sistema.
La especificación también añade capacidades de puertos agrupados. Cuatro enlaces x16 proporcionan más de 2 TB/s de ancho de banda agregado, mientras que ocho enlaces x16 superan los 4 TB/s. CXL 4.0 admite hasta cuatro retemporizadores y anchos de enlace x2 nativos, lo que amplía las opciones de conectividad para sistemas a escala de rack. La otra adición significativa en la especificación de 2025 se refiere a la confiabilidad, con mejoras en RAS de memoria que abarcan informes de eventos granulares, reparación posterior al empaquetado y reserva de memoria flexible.
Estas capacidades admiten arquitecturas de memoria y computación desagregadas. Synopsys afirma que la descarga de caché de clave-valor basada en CXL ofrece un rendimiento de tres a seis veces superior al de las alternativas basadas en SSD, alcanzando los 128 GT/s. La compañía también menciona una latencia de carga-uso de CXL.mem inferior a 200 nanosegundos y grupos de memoria a escala de rack que superan los 100 TB. Según Synopsys, estas capacidades podrían reducir los costos de inferencia entre un 50 % y un 100 %, dependiendo de la configuración del sistema y la carga de trabajo.
Los desafíos de diseño van más allá del controlador.
La implementación de CXL 4.0 requiere más que simplemente añadir un nuevo controlador a un SoC. Los diseñadores de sistemas de IA deben ser compatibles con múltiples generaciones de CXL y gestionar las diferencias en la capacidad de memoria, el ancho de banda, la disponibilidad y la topología del sistema. CXL 4.0 mantiene la compatibilidad con versiones anteriores, lo que permite que los nuevos diseños utilicen la infraestructura existente al migrar a arquitecturas de mayor velocidad.
La seguridad es otro aspecto importante. Las implementaciones de IA en la nube y multiusuario requieren un acceso a memoria coherente, autenticado y cifrado, anclado a una raíz de confianza de hardware. Synopsys afirma que su implementación IDE proporciona esa protección sin añadir latencia a nivel de ciclo en los modos de almacenamiento en caché CXL.cache y memoria CXL.mem.
El mercado de infraestructuras de IA también ejerce presión sobre los plazos de desarrollo. Los diseñadores de sistemas deben adaptarse a arquitecturas de aceleradores en constante evolución y a los requisitos de despliegue a hiperescala. Por lo tanto, los retrasos en la verificación, las pruebas de interoperabilidad o la cualificación de la capa física pueden afectar a todo el cronograma del SoC.
Portafolio de propiedad intelectual de Synopsys CXL 4.0
El controlador Synopsys CXL admite CXL 4.0 a 128 GT/s, además de CXL 3.x, 2.0 y 1.x. Incluye puertos integrados, enrutamiento basado en puertos y un modo FLIT de 256 bytes para reducir la latencia. La compañía afirma que una sola licencia cubre las generaciones de CXL compatibles e incluye compatibilidad con PCIe 7.0 sin necesidad de una licencia IP PCIe 7.0 adicional.
Los módulos de seguridad del IDE utilizan cifrado y autenticación AES-GCM y son compatibles con las funciones TSP y TDISP para computación confidencial. Synopsys también indica que la implementación está diseñada para cumplir con la certificación FIPS 140-3.
La capa física CXL se basa en un SerDes PCIe 7.0 probado en silicio que opera a 128 GT/s. Synopsys afirma que la capa física está optimizada para nodos de proceso de 5 nm a 2 nm e incluye tolerancia a baja fluctuación y corrección de errores directa de baja latencia.
La IP de verificación es el componente más antiguo de la pila. Synopsys la presentó en diciembre de 2025 como la primera IP virtual CXL 4.0 disponible comercialmente en la industria, compatible con la velocidad de datos completa de 128 GT/s, junto con limitación de E/S y negociación de puertos optimizada, y que ofrece rutas de migración desde CXL 3.0 y PCIe 7.0. El entorno de verificación está diseñado para respaldar las pruebas de cumplimiento e interoperabilidad antes de la fabricación del chip, lo que reduce el riesgo de que la validación de estándares se convierta en un cuello de botella en la etapa final del desarrollo.
Synopsys posiciona su arquitectura unificada para dar soporte a la migración de CXL en múltiples generaciones de productos. La compañía destaca sus más de 25 años de desarrollo de PCIe, más de 3,800 proyectos de diseño PCIe exitosos y más de 170 controladores y PHYs CXL distribuidos. Ha adoptado un enfoque de cartera similar para otras arquitecturas de IA, incluyendo la propiedad intelectual Ultra Ethernet y UALink que introdujo para clústeres de aceleradores.
Parte de una cartera de propiedad intelectual de computación de alto rendimiento más amplia.
La oferta CXL 4.0 forma parte de la cartera de propiedad intelectual (IP) de computación de alto rendimiento de Synopsys. Esta cartera incluye IP de interfaz para CXL, PCIe, UCIe, UALink, Ultra Ethernet, ESUN y PHYs Ethernet de alta velocidad compatibles con enlaces de 224G y 448G.
También incluye propiedad intelectual fundamental, como memoria, bibliotecas lógicas y celdas estándar para nodos de procesamiento avanzados. Los componentes de seguridad abarcan raíces de confianza de hardware, funciones físicamente inclonables, criptografía postcuántica, aceleradores de seguridad y protecciones de interfaz, incluyendo PCIe y CXL IDE, IME, MACsec y UALinkSec.
Synopsys también ofrece subsistemas IP preintegrados diseñados para reducir la cantidad de integración y verificación necesarias para los diseños de SoC de XPU, aceleradores e hiperescaladores. En conjunto, estos componentes satisfacen los requisitos de interconexión, memoria, seguridad y computación de la infraestructura de IA a escala de rack.
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