Synopsys ha annunciato quella che definisce la prima suite completa di proprietà intellettuale Compute Express Link (CXL) 4.0 del settore. Il portfolio combina un controller CXL, moduli di sicurezza IDE, un livello fisico basato su PCIe 7.0 e IP di verifica per i progettisti di system-on-chip che realizzano infrastrutture per l'intelligenza artificiale. Il componente di verifica è disponibile dal dicembre 2025, quando Synopsys lo ha definito il primo IP di verifica CXL 4.0 commercialmente disponibile; il controller, i moduli di sicurezza e il PHY completano il set.
L'annuncio evidenzia un cambiamento più ampio nella progettazione dei sistemi di intelligenza artificiale. Con l'espansione delle dimensioni dei modelli e delle finestre di contesto, la capacità di memoria, la larghezza di banda e la latenza di accesso limitano sempre più le prestazioni. L'inferenza di modelli linguistici di grandi dimensioni dipende dallo spostamento dei pesi del modello, dalle cache chiave-valore e dallo stato condiviso tra processori, acceleratori e memoria. Goldman Sachs Research stima che il consumo globale di token per l'IA potrebbe aumentare di 24 volte entro il 2030, raggiungendo circa 120 quadrilioni di token al mese.
CXL è stato progettato per soddisfare questi requisiti tramite un'interconnessione con coerenza di cache che opera sul livello fisico PCI Express. Lo standard consente a CPU, XPU, acceleratori e dispositivi di memoria di condividere risorse, supportando al contempo l'espansione della memoria, il pooling e le architetture basate su fabric.
CXL 4.0 raddoppia la larghezza di banda
CXL 4.0 aumenta la velocità di collegamento a 128 GT/s, eguagliando la larghezza di banda di PCIe 7.0. Synopsys afferma che la nuova specifica mantiene le caratteristiche di latenza di CXL 3.x raddoppiando al contempo la larghezza di banda di sistema disponibile.
La specifica aggiunge anche funzionalità di porte raggruppate. Quattro collegamenti x16 forniscono una larghezza di banda aggregata superiore a 2 TB/s, mentre otto collegamenti x16 superano i 4 TB/s. CXL 4.0 supporta fino a quattro retimer e larghezze di collegamento native x2, ampliando le opzioni di connettività per i sistemi su scala rack. L'altra aggiunta significativa nella specifica 2025 riguarda l'affidabilità, con miglioramenti al RAS della memoria che includono la segnalazione granulare degli eventi, la riparazione post-pacchetto e la gestione flessibile della memoria.
Queste funzionalità supportano architetture di calcolo e memoria disaggregate. Synopsys afferma che l'offload della cache chiave-valore basato su CXL offre prestazioni da tre a sei volte superiori rispetto alle alternative basate su SSD a 128 GT/s. L'azienda cita inoltre una latenza di caricamento-utilizzo di CXL.mem inferiore a 200 nanosecondi e pool di memoria su scala rack superiori a 100 TB. Secondo Synopsys, queste funzionalità potrebbero ridurre i costi di inferenza dal 50% al 100%, a seconda della configurazione del sistema e del carico di lavoro.
Le sfide di progettazione vanno oltre il controller
L'implementazione di CXL 4.0 richiede ben più della semplice aggiunta di un nuovo controller a un SoC. I progettisti di sistemi di intelligenza artificiale devono supportare diverse generazioni di CXL e gestire le differenze in termini di capacità di memoria, larghezza di banda, disponibilità e topologia di sistema. CXL 4.0 mantiene la compatibilità con le versioni precedenti, consentendo ai nuovi progetti di utilizzare l'infrastruttura esistente durante la migrazione verso reti a velocità superiore.
Un altro aspetto da considerare è la sicurezza. Le implementazioni di intelligenza artificiale in cloud e multi-tenant richiedono un accesso alla memoria coerente, autenticato e crittografato, ancorato a una radice di fiducia hardware. Synopsys afferma che la sua implementazione IDE fornisce tale protezione senza aggiungere latenza a livello di ciclo nelle modalità skid CXL.cache e CXL.mem.
Anche il mercato delle infrastrutture per l'IA esercita pressione sui tempi di sviluppo. I progettisti di sistemi devono in genere adattarsi alle architetture degli acceleratori in rapida evoluzione e ai requisiti di implementazione su scala hyperscale. Ritardi nella verifica, nei test di interoperabilità o nella qualificazione del livello fisico possono quindi influire sull'intera pianificazione del SoC.
Portafoglio IP di Synopsys CXL 4.0
Il controller Synopsys CXL supporta CXL 4.0 a 128 GT/s, oltre a CXL 3.x, 2.0 e 1.x. Include porte raggruppate, routing basato su porte e una modalità FLIT a 256 byte per ridurre la latenza. L'azienda afferma che una singola licenza copre le generazioni CXL supportate e include il fallback PCIe 7.0 senza richiedere una licenza IP PCIe 7.0 separata.
I moduli di sicurezza dell'IDE utilizzano la crittografia e l'autenticazione AES-GCM e supportano le funzionalità TSP e TDISP per il confidential computing. Synopsys afferma inoltre che l'implementazione è progettata per essere conforme alla certificazione FIPS 140-3.
Il livello fisico CXL si basa su un SerDes PCIe 7.0 collaudato su silicio, operante a 128 GT/s. Synopsys afferma che il PHY è ottimizzato per nodi di processo da 5 nm a 2 nm e include bassa tolleranza al jitter e correzione degli errori in avanti a bassa latenza.
L'IP di verifica è il componente più datato dello stack. Synopsys lo ha introdotto nel dicembre 2025 come il primo VIP CXL 4.0 disponibile in commercio, supportando la velocità di trasmissione dati completa di 128 GT/s, insieme alla limitazione I/O e alla negoziazione semplificata delle porte, e offrendo percorsi di migrazione da CXL 3.0 e PCIe 7.0. L'ambiente di verifica è progettato per supportare i test di conformità e interoperabilità prima del tape-out, riducendo il rischio che la convalida degli standard diventi un collo di bottiglia nelle fasi avanzate dello sviluppo.
Synopsys presenta l'architettura unificata come soluzione ideale per supportare la migrazione a CXL attraverso diverse generazioni di prodotti. L'azienda vanta oltre 25 anni di sviluppo PCIe, più di 3,800 progetti PCIe realizzati e oltre 170 controller e PHY CXL già distribuiti. Ha adottato un approccio simile anche per altre tecnologie di intelligenza artificiale, tra cui Ultra Ethernet e UALink IP, introdotte per i cluster di acceleratori.
Parte di un più ampio portafoglio di proprietà intellettuale per il calcolo ad alte prestazioni (HPC).
L'offerta CXL 4.0 fa parte del più ampio portfolio di IP per il calcolo ad alte prestazioni di Synopsys. Il portfolio include IP di interfaccia per CXL, PCIe, UCIe, UALink, Ultra Ethernet, ESUN e PHY Ethernet ad alta velocità che supportano collegamenti a 224G e 448G.
Include inoltre IP fondamentali come memoria, librerie logiche e celle standard per nodi di processo avanzati. I componenti di sicurezza comprendono radici di fiducia hardware, funzioni fisicamente non clonabili, crittografia post-quantistica, acceleratori di sicurezza e protezioni di interfaccia, tra cui PCIe e CXL IDE, IME, MACsec e UALinkSec.
Synopsys offre anche sottosistemi IP preintegrati, progettati per ridurre la quantità di integrazione e verifica necessarie per i progetti di SoC XPU, acceleratori e hyperscaler. Insieme, questi componenti soddisfano i requisiti di interconnessione, memoria, sicurezza e calcolo delle infrastrutture AI su scala rack.
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