Synopsys 發布了業界首個完整的 Compute Express Link (CXL) 4.0 智慧財產權套件。該套件包含 CXL 控制器、IDE 安全模組、基於 PCIe 7.0 的實體層以及驗證 IP，專為建置 AI 基礎設施的系統單晶片 (SoC) 設計人員而設計。驗證組件自 2025 年 12 月起已開始出貨，當時 Synopsys 稱其為首個商用 CXL 4.0 驗證 IP；控制器、安全模組和實體層則構成了完整的套件。
該公告顯示人工智慧系統設計正在發生更廣泛的轉變。隨著模型規模和上下文視窗的擴大，記憶體容量、頻寬和存取延遲對效能的限制日益加劇。大型語言模型推理依賴於在處理器、加速器和記憶體之間移動模型權重、鍵值快取和共享狀態。高盛研究部估計，到2030年，全球人工智慧代幣消費量可能成長24倍，達到每月約120千萬億枚。
CXL旨在透過在PCI Express實體層上運行的快取一致性互連來滿足這些需求。該標準使CPU、XPU、加速器和記憶體設備能夠共享資源，同時支援記憶體擴展、池化和基於交換矩陣的架構。
CXL 4.0 頻寬翻倍
CXL 4.0 將連結速度提高到 128 GT/s，與 PCIe 7.0 的頻寬相當。 Synopsys 表示，新規範在維持 CXL 3.x 的延遲特性的同時，使可用系統頻寬翻了一番。
該規格還新增了捆綁連接埠功能。四個 x16 連結可提供超過 2 TB/s 的總頻寬，而八個 x16 連結則超過 4 TB/s。 CXL 4.0 支援多達四個重定時器和原生 x2 連結寬度，從而擴展了機架級系統的連接選項。 2025 版規格的另一項重大改進在於可靠性方面，記憶體 RAS 增強功能涵蓋了細粒度事件報告、封裝後修復和靈活的記憶體備用。
這些功能支援計算和記憶體分離架構。 Synopsys 聲稱，基於 CXL 的鍵值快取卸載方案在 128 GT/s 的吞吐量下，效能是基於 SSD 的替代方案的三到六倍。該公司還指出，CXL.mem 的加載到使用延遲低於 200 奈秒，並且支援超過 100 TB 的機架級記憶體池。 Synopsys 表示，根據系統配置和工作負載的不同，這些功能可以將推理成本降低 50% 到 100%。
設計挑戰不僅限於控制器
實現 CXL 4.0 不僅僅是在 SoC 中新增一個新的控制器。 AI 系統設計人員必須支援多代 CXL，並應對記憶體容量、頻寬、可用性和系統拓撲結構方面的差異。 CXL 4.0 保持了與早期版本的向後相容性，讓新設計在遷移到更高速度架構的同時，利用現有基礎架構。
安全性是另一個需要考慮的因素。雲端和多租戶 AI 部署需要經過身份驗證和加密的、基於硬體信任根的一致性記憶體存取。 Synopsys 表示，其 IDE 實作可在 CXL.cache 和 CXL.mem 滑動模式下提供這種保護，且不會增加週期級延遲。
人工智慧基礎設施市場也給開發進度帶來壓力。系統設計人員通常必須適應快速變化的加速器架構和超大規模部署要求。因此，驗證、互通性測試或實體層認證的延誤可能會影響整個系統單晶片 (SoC) 的進度。
Synopsys CXL 4.0 IP 產品組合
Synopsys CXL 控制器支援 128 GT/s 的 CXL 4.0，以及 CXL 3.x、2.0 和 1.x。它包含捆綁連接埠、基於連接埠的路由和 256 位元組 FLIT 模式，可降低延遲。該公司表示，單一許可證涵蓋所有支援的 CXL 版本，並包含 PCIe 7.0 回退功能，無需單獨的 PCIe 7.0 IP 許可證。
IDE 安全模組採用 AES-GCM 加密和身份驗證，並支援 TSP 和 TDISP 功能，以實現機密運算。 Synopsys 也表示，實現方案的設計符合 FIPS 140-3 認證標準。
CXL 實體層是基於經過矽驗證的 PCIe 7.0 SerDes，運行速率為 128 GT/s。 Synopsys 表示，該 PHY 針對 5nm 至 2nm 的製程節點進行了強化，並包含低抖動容限和低延遲前向糾錯功能。
驗證 IP 是該協定堆疊中最古老的部分。 Synopsys 於 2025 年 12 月推出該 IP，作為業界首款商用 CXL 4.0 VIP，它支援完整的 128 GT/s 資料速率，並具備 I/O 節流和簡化的連接埠協商功能，同時也提供從 CXL 3.0 和 PCIe 7.0 的遷移路徑。此驗證環境旨在支援流片前的合規性和互通性測試，從而降低標準驗證成為後期開發瓶頸的風險。
Synopsys 將其統一架構定位為支援跨多個產品世代的 CXL 遷移。該公司表示，其擁有超過 25 年的 PCIe 開發經驗，贏得了超過 3,800 個 PCIe 設計項目，並已出貨超過 170 款 CXL 控制器和 PHY。該公司對其他 AI 架構也採用了類似的組合策略，包括其為加速器叢集推出的Ultra Ethernet 和 UALink IP。
作為更廣泛的高效能運算智慧財產權組合的一部分
CXL 4.0 產品是 Synopsys 更廣泛的高效能運算 IP 產品組合的一部分。該產品組合包括用於 CXL、PCIe、UCIe、UALink、Ultra Ethernet、ESUN 和高速乙太網路 PHY 的介面 IP，支援 224G 和 448G 連結。
它還包括基礎IP，例如記憶體、邏輯庫和用於先進製程節點的標準單元。安全元件涵蓋硬體信任根、實體不可複製功能、後量子密碼學、安全加速器和介面保護，包括PCIe和CXL IDE、IME、MACsec和UALinkSec。
Synopsys 還提供預先整合的 IP 子系統，旨在減少 XPU、加速器和超大規模 SoC 設計所需的整合和驗證工作量。這些組件共同滿足機架級 AI 基礎設施的互連、記憶體、安全性和運算需求。
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