Synopsys hat die branchenweit erste vollständige IP-Suite für Compute Express Link (CXL) 4.0 vorgestellt. Das Portfolio umfasst einen CXL-Controller, IDE-Sicherheitsmodule, eine PCIe 7.0-basierte physikalische Schicht und Verifikations-IP für System-on-Chip-Entwickler, die KI-Infrastrukturen erstellen. Die Verifikationskomponente wird seit Dezember 2025 ausgeliefert; Synopsys bezeichnete sie damals als die erste kommerziell erhältliche CXL 4.0-Verifikations-IP. Controller, Sicherheitsmodule und PHY vervollständigen das Paket.
Die Ankündigung verdeutlicht einen grundlegenden Wandel im Design von KI-Systemen. Mit zunehmender Modellgröße und wachsenden Kontextfenstern schränken Speicherkapazität, Bandbreite und Zugriffsverzögerung die Leistung immer stärker ein. Die Inferenz großer Sprachmodelle erfordert den Austausch von Modellgewichten, Schlüssel-Wert-Caches und gemeinsamen Zuständen zwischen Prozessoren, Beschleunigern und Speicher. Goldman Sachs Research schätzt, dass der weltweite Konsum von KI-Token bis 2030 um das 24-Fache steigen und etwa 120 Billiarden Token pro Monat erreichen könnte.
CXL wurde entwickelt, um diese Anforderungen durch eine Cache-kohärente Verbindung auf der PCI-Express-Physikschicht zu erfüllen. Der Standard ermöglicht es CPUs, XPUs, Beschleunigern und Speicherbausteinen, Ressourcen gemeinsam zu nutzen und unterstützt gleichzeitig Speichererweiterung, Pooling und Fabric-basierte Architekturen.
CXL 4.0 verdoppelt die Bandbreite
CXL 4.0 erhöht die Verbindungsgeschwindigkeit auf 128 GT/s und erreicht damit die Bandbreite von PCIe 7.0. Synopsys gibt an, dass die neue Spezifikation die Latenzeigenschaften von CXL 3.x beibehält und gleichzeitig die verfügbare Systembandbreite verdoppelt.
Die Spezifikation erweitert die Portkapazität um gebündelte Portfunktionen. Vier x16-Verbindungen bieten eine Gesamtbandbreite von über 2 TB/s, acht x16-Verbindungen sogar über 4 TB/s. CXL 4.0 unterstützt bis zu vier Retimer und native x2-Verbindungsbreiten und erweitert so die Anschlussmöglichkeiten für Rack-Systeme. Eine weitere wichtige Neuerung der Spezifikation von 2025 betrifft die Zuverlässigkeit: Verbesserungen des Memory-RAS umfassen detaillierte Ereignisberichte, Post-Package-Repair und flexible Speichersparung.
Diese Funktionen unterstützen disaggregierte Rechen- und Speicherarchitekturen. Synopsys gibt an, dass die CXL-basierte Key-Value-Cache-Auslagerung die drei- bis sechsfache Leistung SSD-basierter Alternativen mit 128 GT/s bietet. Das Unternehmen nennt außerdem eine Lade-zu-Nutzung-Latenz von unter 200 Nanosekunden für CXL.mem und rackbasierte Speicherpools von über 100 TB. Laut Synopsys könnten diese Funktionen die Inferenzkosten je nach Systemkonfiguration und Arbeitslast um 50 % bis 100 % senken.
Die Herausforderungen beim Design reichen über den Controller hinaus.
Die Implementierung von CXL 4.0 erfordert mehr als nur das Hinzufügen eines neuen Controllers zu einem SoC. Entwickler von KI-Systemen müssen mehrere CXL-Generationen unterstützen und Unterschiede in Speicherkapazität, Bandbreite, Verfügbarkeit und Systemtopologie berücksichtigen. CXL 4.0 ist abwärtskompatibel zu früheren Versionen und ermöglicht so die Nutzung bestehender Infrastrukturen bei gleichzeitiger Migration zu schnelleren Architekturen.
Sicherheit ist ein weiterer wichtiger Aspekt. Cloud- und mandantenfähige KI-Bereitstellungen erfordern einen authentifizierten und verschlüsselten, kohärenten Speicherzugriff, der an eine Hardware-Vertrauensbasis angebunden ist. Synopsys gibt an, dass seine IDE-Implementierung diesen Schutz bietet, ohne die Latenz auf Zyklusebene in den Skid-Modi CXL.cache und CXL.mem zu erhöhen.
Der Markt für KI-Infrastruktur setzt auch die Entwicklungszeitpläne unter Druck. Systementwickler müssen typischerweise schnell wechselnde Beschleunigerarchitekturen und Anforderungen für den Hyperscale-Einsatz berücksichtigen. Verzögerungen bei der Verifizierung, Interoperabilitätstests oder der Qualifizierung der physikalischen Schicht können daher den gesamten SoC-Zeitplan beeinträchtigen.
Synopsys CXL 4.0 IP-Portfolio
Der Synopsys CXL-Controller unterstützt CXL 4.0 mit 128 GT/s sowie CXL 3.x, 2.0 und 1.x. Er verfügt über integrierte Ports, portbasiertes Routing und einen 256-Byte-FLIT-Modus zur Latenzreduzierung. Laut Hersteller deckt eine einzige Lizenz die unterstützten CXL-Generationen ab und beinhaltet PCIe 7.0 als Fallback, ohne dass eine separate PCIe 7.0 IP-Lizenz erforderlich ist.
Die IDE-Sicherheitsmodule nutzen AES-GCM-Verschlüsselung und -Authentifizierung und unterstützen TSP- und TDISP-Funktionen für vertrauliches Rechnen. Synopsys gibt außerdem an, dass die Implementierung für die FIPS-140-3-Zertifizierung ausgelegt ist.
Die CXL-Physikschicht basiert auf einem in Silizium bewährten PCIe 7.0 SerDes mit einer Übertragungsrate von 128 GT/s. Laut Synopsys ist die PHY für Prozessknoten von 5 nm bis 2 nm ausgelegt und bietet geringe Jittertoleranz sowie Vorwärtsfehlerkorrektur mit niedriger Latenz.
Die Verifizierungs-IP ist die älteste Komponente des Stacks. Synopsys stellte sie im Dezember 2025 als branchenweit erste kommerziell verfügbare CXL 4.0 VIP vor. Sie unterstützt die volle Datenrate von 128 GT/s sowie IO-Drosselung und optimierte Portverhandlung und bietet Migrationspfade von CXL 3.0 und PCIe 7.0. Die Verifizierungsumgebung dient der Unterstützung von Konformitäts- und Interoperabilitätstests vor der Fertigung und reduziert so das Risiko, dass die Standardvalidierung zu einem Engpass in der späten Entwicklungsphase wird.
Synopsys positioniert die einheitliche Architektur so, dass sie die CXL-Migration über mehrere Produktgenerationen hinweg unterstützt. Das Unternehmen verweist auf mehr als 25 Jahre PCIe-Entwicklung, über 3,800 gewonnene PCIe-Designs und mehr als 170 ausgelieferte CXL-Controller und PHYs. Einen ähnlichen Portfolioansatz verfolgt Synopsys auch bei anderen KI-Fabrics, darunter Ultra Ethernet und UALink IP, die für Beschleunigercluster eingeführt wurden.
Teil eines umfassenderen HPC-IP-Portfolios
Das CXL 4.0-Angebot ist Teil des umfassenderen IP-Portfolios für Hochleistungsrechner von Synopsys. Dieses Portfolio umfasst Schnittstellen-IP für CXL, PCIe, UCIe, UALink, Ultra Ethernet, ESUN sowie Hochgeschwindigkeits-Ethernet-PHYs, die 224G- und 448G-Verbindungen unterstützen.
Es umfasst außerdem grundlegende IP wie Speicher, Logikbibliotheken und Standardzellen für fortschrittliche Prozessknoten. Die Sicherheitskomponenten beinhalten Hardware-Vertrauensanker, physikalisch nicht klonbare Funktionen, Post-Quanten-Kryptographie, Sicherheitsbeschleuniger und Schnittstellenschutz, einschließlich PCIe und CXL IDE, IME, MACsec und UALinkSec.
Synopsys bietet außerdem vorintegrierte IP-Subsysteme an, die den Integrations- und Verifizierungsaufwand für XPU-, Beschleuniger- und Hyperscaler-SoC-Designs reduzieren sollen. Diese Komponenten decken gemeinsam die Anforderungen an Verbindungen, Speicher, Sicherheit und Rechenleistung von KI-Infrastrukturen im Rack-Maßstab ab.
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