시놉시스는 TSMC의 A14 공정에서 자사의 디지털 및 아날로그 EDA 플로우를 인증받았으며, TSMC의 2nm 및 3nm 노드에서 64G UCIe IP 테이프아웃을 완료했습니다. 이는 TSMC의 오픈 이노베이션 플랫폼(Open Innovation Platform) 생태계를 중심으로 한 양사의 광범위한 공동 작업에서 달성한 두 가지 중요한 성과입니다. 이 외에도 시놉시스의 아날로그, 디지털 및 멀티 다이 툴을 활용한 에이전트 기반 AI 설계 플로우, CoWoS 패키징 기반 통합 전압 레귤레이터 공동 설계, TSMC의 COUPE 코패키징 광학 소자를 위한 광자 및 전자 공동 설계 플로우, 그리고 PCIe 7.0, HBM4, LPDDR6 및 224G 이더넷을 포함한 N2P 기반 IP 테이프아웃 목록 등이 발표되었습니다.
"AI 시스템의 규모와 복잡성이 지속적으로 증가함에 따라 고객은 검증된 IP, 지능형 설계 솔루션, 그리고 원활하게 연동되는 고급 패키징 방법론을 필요로 합니다."라고 시놉시스의 수석 부사장인 마이클 뷰흘러-가르시아는 말했습니다. "TSMC와의 공동 혁신은 차세대 AI 및 고성능 컴퓨팅 시스템 개발을 가속화하는 데 필요한 실리콘에서 시스템에 이르는 공동 설계 역량의 전 과정을 아우릅니다."
A14 인증 및 에이전트 기반 설계 흐름
A14 인증은 디지털 및 아날로그 흐름 모두에 대한 구현부터 최종 승인까지 전 과정을 포괄하며, 이는 설계 팀이 해당 노드에 테이프아웃을 진행하기 전에 필요한 사항입니다. 아날로그 측면에서 시놉시스와 TSMC는 A14를 위한 디바이스 라우팅 활성화 작업을 진행하고 있으며, 시놉시스는 이를 고급 아날로그 배치 및 라우팅 자동화를 위한 중요한 이정표라고 설명합니다. 에이전트 기반 AI 작업은 세 가지 도구를 통해 이루어집니다. 시놉시스 커스텀 컴파일러는 아날로그 마이그레이션을 가속화하고, 퓨전 컴파일러는 LLM 지원 분석을 사용하여 생산성을 향상시키며, 시놉시스 3DIC 컴파일러 플랫폼의 새로운 에이전트 기반 칩렛 플로어플랜 공동 최적화 흐름은 TSMC 3DFabric 패키징에서 이기종 멀티 다이 설계를 위한 플로어플래닝을 자동화합니다.
전력 공급 및 광학 부품은 각각 별도의 공동 설계 경로를 갖습니다. 시놉시스의 3DIC 컴파일러 플랫폼을 통해 설계자는 TSMC CoWoS 기반의 통합 전압 레귤레이터를 단일 환경에서 공동 설계하고 시뮬레이션할 수 있습니다. 시놉시스는 이를 통해 AI 패키지로 인해 전력 공급 요구 사항이 높아짐에 따라 멀티 다이 설계에서 전력 효율성과 전력 무결성을 향상시킬 수 있다고 설명합니다. 공동 패키징된 광학 부품의 경우, 두 회사는 TSMC의 COUPE 기술을 위한 통합 광자 및 전자 공동 설계 흐름을 제공합니다. 이 흐름은 3DIC 구현, 다중 물리 분석 및 최적화를 포괄하여 고객이 멀티 다이 설계 내에서 광 인터커넥트 아키텍처를 개발하고 검증할 수 있도록 지원합니다.
TSMC의 에코시스템 및 얼라이언스 관리 부문 이사인 아비크 사르카르는 “시놉시스와 같은 오픈 이노베이션 플랫폼(OIP) 에코시스템 파트너와의 협력을 통해 인공지능(AI) 및 고성능 컴퓨팅에 대한 급증하는 수요를 지속적으로 충족하고 있습니다.”라고 말했습니다. “시놉시스의 인증된 EDA 솔루션과 실리콘 검증을 거친 IP 포트폴리오를 TSMC의 최신 공정 및 패키징 혁신 기술과 결합함으로써 고객이 성능, 통합 및 에너지 효율성의 한계를 뛰어넘어 AI의 미래를 만들어갈 수 있도록 지원하고 있습니다.”
UCIe 실리콘 및 N2P IP 목록
다이 간 성능 측면에서 시놉시스는 CoWoS-S 인터포저가 통합된 TSMC N3P 테스트 칩에서 UCIe-A 32G/40G 실리콘을 시연했으며, 최근에는 시스템 내 가시성을 위한 내장형 DFT를 포함하여 2nm 및 3nm 공정 모두에서 64G UCIe IP 테이프아웃을 완료했습니다. 이는 AMD가 칩렛 링크용 Versal RF에 적용하고 있는 것과 동일한 표준이며 , 64 GT/s는 UCIe 3.0 사양의 최고 데이터 전송률입니다.
시놉시스는 TSMC의 N2P 공정에서 PCIe 7.0, HBM4, LPDDR6/5X/5, 224G 이더넷 PHY, UCIe, OTP, 그리고 실리콘 수명주기 관리(SLCM) 공정, 전압 및 온도 모니터링 IP에 대한 IP 구현 및 테이프아웃 마일스톤을 발표했습니다. 또한 N3P 및 N2P용으로 검증된 파운데이션, MIPI 및 메모리 IP를 확장했으며, TSMC의 6nm부터 3nm까지의 컴팩트 "C" 공정용 IP를 개발하고 있습니다. 지난 8월에 소개했던 128 GT/s 속도의 CXL 4.0 IP도 이 포트폴리오에 포함됩니다.
아마존