A Synopsys certificou seus fluxos de EDA digitais e analógicos no processo A14 da TSMC e concluiu o tape-out de IPs UCIe de 64G nos nós de 2nm e 3nm da TSMC, dois marcos importantes em um conjunto mais amplo de trabalhos conjuntos anunciados pelas empresas em torno do ecossistema da Plataforma de Inovação Aberta da TSMC. O restante do pacote abrange fluxos de design de IA com agentes em ferramentas analógicas, digitais e multi-die da Synopsys, codesign de reguladores de tensão integrados na embalagem CoWoS, um fluxo de codesign fotônico e eletrônico para óptica co-embalada COUPE da TSMC e uma lista de tape-outs de IPs em N2P que inclui PCIe 7.0, HBM4, LPDDR6 e Ethernet de 224G.
“À medida que os sistemas de IA continuam a crescer em escala e complexidade, os clientes exigem propriedade intelectual comprovada, soluções de design inteligentes e metodologias avançadas de encapsulamento que funcionem em perfeita harmonia”, disse Michael Buehler-Garcia, vice-presidente sênior da Synopsys. “Nossas inovações conjuntas com a TSMC abrangem o conjunto de recursos de codesign, do silício aos sistemas, necessários para acelerar o desenvolvimento de sistemas de IA e computação de alto desempenho de última geração.”
Certificação A14 e Fluxos de Design Agencial
A certificação A14 abrange a implementação até a aprovação final para fluxos digitais e analógicos, que é o que uma equipe de projeto precisa antes de poder enviar o chip para a fábrica. No lado analógico, a Synopsys e a TSMC estão trabalhando na habilitação do roteamento de dispositivos para A14, que a Synopsys descreve como um marco fundamental para a automação avançada de posicionamento e roteamento analógico. O trabalho com IA ética é realizado por meio de três ferramentas: o Synopsys Custom Compiler acelera a migração analógica, o Fusion Compiler usa análise assistida por LLM para aumentar a produtividade e um novo fluxo de co-otimização de floorplan de chiplets ético na plataforma Synopsys 3DIC Compiler automatiza o floorplan para projetos heterogêneos com múltiplos chips em encapsulamento TSMC 3DFabric.
A distribuição de energia e a óptica agora possuem seus próprios caminhos de codesign. A plataforma 3DIC Compiler permite que os projetistas codesignem e simulem reguladores de tensão integrados no TSMC CoWoS em um único ambiente. A Synopsys apresenta essa solução como uma forma de aprimorar a eficiência e a integridade energética em projetos com múltiplos chips, à medida que os pacotes de IA elevam os requisitos de distribuição de energia. Para óptica co-embalada, as duas empresas contam com um fluxo integrado de codesign fotônico e eletrônico para a tecnologia COUPE da TSMC, que abrange implementação 3DIC, análise multifísica e otimização. Dessa forma, os clientes podem desenvolver e verificar arquiteturas de interconexão óptica em um projeto com múltiplos chips.
“Nossa colaboração com parceiros do ecossistema da Plataforma de Inovação Aberta (OIP), como a Synopsys, continua a atender às crescentes demandas de IA e computação de alto desempenho”, disse Aveek Sarkar, diretor da Divisão de Ecossistema e Gestão de Alianças da TSMC. “Ao combinar soluções EDA certificadas e o portfólio de IP comprovado em silício da Synopsys com nossas mais recentes inovações em processos e embalagens, estamos permitindo que os clientes ultrapassem os limites de desempenho, integração e eficiência energética para moldar o futuro da IA.”
UCIe Silicon e a lista de IPs N2P
No que diz respeito à integração de chips, a Synopsys demonstrou silício UCIe-A de 32G/40G em um chip de teste TSMC N3P integrado com um interposer CoWoS-S, e recentemente concluiu a fabricação de IPs UCIe de 64G em processos de 2nm e 3nm, com DFT incorporado para visibilidade no sistema. Esse é o mesmo padrão que a AMD está implementando no Versal RF para links de chiplets, e 64 GT/s é a taxa de dados máxima na especificação UCIe 3.0.
Em relação ao processo N2P da TSMC, a Synopsys relata marcos de habilitação de IP e tape-out para PCIe 7.0, HBM4, LPDDR6/5X/5, Ethernet PHY de 224G, UCIe, OTP e IP de monitoramento de processo, tensão e temperatura para gerenciamento do ciclo de vida do silício. A empresa também expandiu seu portfólio de IPs Foundation, MIPI e de memória, já comprovados em silício, para N3P e N2P, e está desenvolvendo IPs para os processos compactos "C" da TSMC, de 6 nm a 3 nm. O IP CXL 4.0 de 128 GT/s, que abordamos em agosto, complementa esse portfólio.
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