IBM推出了一种全新的晶体管架构，其制程节点为0.7纳米（7埃），并称之为业界首个小于1纳米的半导体技术。这一进展标志着半导体制造商在突破传统晶体管尺寸缩小极限方面迈出了重要的一步。
这项实验性技术将近 100 亿个晶体管集成在一个指甲盖大小的芯片上，晶体管密度几乎是 IBM 于 2021 年首次发布的 2nm 芯片技术的两倍。据 IBM 称，根据实施目标的不同，与 2nm 节点技术相比，新设计可提供高达 50% 的性能提升或高达 70% 的能效提升。
此次发布的核心是一种名为“纳米堆叠”的全新三维晶体管架构，IBM 表示，该架构首次实现了 1nm 以下的逻辑尺寸缩减。
新型3D纳米堆叠架构
IBM 的纳米堆叠架构并非仅仅依赖传统的晶体管尺寸缩小技术，而是通过 3D 顺序集成，将纳米片晶体管垂直堆叠并错落排列。这种方法提高了晶体管密度，并允许在各个层中集成不同的材料组合，从而实现对堆叠内部性能和功耗特性的独立优化。
IBM 研究人员报告称，他们通过超薄介质键合技术成功验证了该架构的 CMOS 集成，并演示了双通道工程和功能性 CMOS 反相器电路的运行。这些结果表明，该架构可以实际制造，并能支持计算工作负载。
IBM研究院院长杰伊·甘贝塔(Jay Gambetta)将这项技术的发展描述为芯片制造方法的转变，而非简单的晶体管尺寸缩小。他指出，这种架构能够在接近原子尺度的范围内运行，同时提升性能和效率。
面向人工智能工作负载的SRAM扩展
在2026年超大规模集成电路技术与电路研讨会上发表的另一项研究中，IBM报告称，其纳米堆叠架构实现了约40%的SRAM容量缩减。对于人工智能加速器和高性能计算系统而言，内存密度的提升日益重要，因为带宽和内存容量往往限制了系统的整体性能。
SRAM 技术的进步可以帮助设计人员构建更高效的处理器，同时满足生成式人工智能、云基础设施和数据密集型工作负载日益增长的内存需求。
扩展半导体路线图
尽管现代工艺节点不再直接对应特定的晶体管物理尺寸，但IBM的0.7纳米技术展示了一条将逻辑尺寸进一步缩小到埃级的潜在路径。该公司认为，这种纳米堆叠技术至少可以支持晶体管尺寸在未来十年内超越目前的尖端技术。
这项研究由IBM位于纽约州奥尔巴尼的半导体研究中心与行业合作伙伴共同开展。该中心预计将配备ASML公司的高数值孔径极紫外（High NA EUV）光刻系统，这项技术被认为是未来工艺发展的关键。IBM及其合作伙伴此前已报告了使用High NA EUV工艺制造的器件。
生产展望
IBM持续巩固其作为领先半导体研究机构的地位，其研究成果涵盖硅工艺技术、人工智能硬件和量子计算等领域。该公司近期宣布计划成立Anderon，一家专注于量子晶圆制造的独立量子晶圆代工厂。
虽然 0.7nm 技术仍是一项研究成果，但 IBM 表示，基于纳米堆叠的制造工艺最早可能在未来五年内实现商业化应用，为生产级亚 1nm 半导体提供了一条潜在途径。
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