Synopsys ha certificato i suoi flussi EDA digitali e analogici sul processo A14 di TSMC e ha completato la produzione di IP UCIe a 64G sui nodi a 2 nm e 3 nm di TSMC, due importanti traguardi nell'ambito di una più ampia collaborazione annunciata dalle due aziende per l'ecosistema della piattaforma di innovazione aperta di TSMC. Il resto del progetto comprende flussi di progettazione AI agentica sugli strumenti analogici, digitali e multi-die di Synopsys, la co-progettazione integrata di regolatori di tensione su packaging CoWoS, un flusso di co-progettazione fotonica ed elettronica per le ottiche co-confezionate COUPE di TSMC e una serie di IP su N2P che includono PCIe 7.0, HBM4, LPDDR6 ed Ethernet a 224G.
"Con la continua crescita in scala e complessità dei sistemi di intelligenza artificiale, i clienti richiedono IP collaudati, soluzioni di progettazione intelligenti e metodologie di packaging avanzate che funzionino in modo integrato", ha dichiarato Michael Buehler-Garcia, vicepresidente senior di Synopsys. "Le nostre innovazioni congiunte con TSMC rispondono all'esigenza di un continuum di capacità di co-progettazione dal silicio ai sistemi, necessarie per accelerare lo sviluppo di sistemi di intelligenza artificiale e di calcolo ad alte prestazioni di nuova generazione."
Certificazione A14 e flussi di progettazione Agentic
La certificazione A14 copre l'intero processo, dall'implementazione alla firma finale, sia per i flussi digitali che analogici, ovvero ciò di cui un team di progettazione ha bisogno prima di poter finalizzare un tape-out sul nodo. Sul fronte analogico, Synopsys e TSMC stanno lavorando all'abilitazione del routing dei dispositivi per A14, che Synopsys descrive come una pietra miliare fondamentale per l'automazione avanzata del posizionamento e del routing analogico. Il lavoro sull'IA agentiva si articola in tre strumenti: Synopsys Custom Compiler accelera la migrazione analogica, Fusion Compiler utilizza l'analisi assistita da LLM per aumentare la produttività e un nuovo flusso di co-ottimizzazione del floorplan dei chiplet agentiva nella piattaforma Synopsys 3DIC Compiler automatizza il floorplanning per progetti multi-die eterogenei su packaging TSMC 3DFabric.
L'alimentazione e l'ottica dispongono ora di percorsi di co-progettazione dedicati. La piattaforma 3DIC Compiler consente ora ai progettisti di co-progettare e simulare regolatori di tensione integrati su TSMC CoWoS in un unico ambiente, una soluzione che Synopsys propone per migliorare l'efficienza e l'integrità dell'alimentazione nei progetti multi-die, in un contesto in cui i pacchetti AI spingono sempre più in là i requisiti di alimentazione. Per l'ottica co-confezionata, le due aziende offrono un flusso di co-progettazione fotonica ed elettronica integrato per la tecnologia COUPE di TSMC, che comprende l'implementazione 3DIC, l'analisi multifisica e l'ottimizzazione, consentendo ai clienti di sviluppare e verificare architetture di interconnessione ottica all'interno di un progetto multi-die.
"La nostra collaborazione con partner dell'ecosistema Open Innovation Platform (OIP) come Synopsys continua a soddisfare le esigenze in rapida crescita dell'intelligenza artificiale e del calcolo ad alte prestazioni", ha affermato Aveek Sarkar, direttore della divisione Ecosystem and Alliance Management di TSMC. "Combinando soluzioni EDA certificate e un portfolio IP collaudato su silicio di Synopsys con le nostre più recenti innovazioni di processo e packaging, consentiamo ai clienti di spingere i limiti delle prestazioni, dell'integrazione e dell'efficienza energetica per plasmare il futuro dell'IA."
UCIe Silicon e la lista IP N2P
Sul fronte die-to-die, Synopsys ha dimostrato la realizzazione di silicio UCIe-A 32G/40G su un chip di test TSMC N3P integrato con un interposer CoWoS-S, e ha recentemente completato la produzione di IP UCIe 64G sia a 2 nm che a 3 nm, con DFT incorporato per la visibilità in-system. Si tratta dello stesso standard che AMD sta integrando in Versal RF per i collegamenti dei chiplet, e 64 GT/s è la velocità di trasmissione dati massima nella specifica UCIe 3.0.
Synopsys, nell'ambito del processo N2P di TSMC, ha annunciato il raggiungimento di traguardi importanti in termini di abilitazione IP e tape-out per PCIe 7.0, HBM4, LPDDR6/5X/5, PHY Ethernet 224G, UCIe, OTP e IP per il monitoraggio di processo, tensione e temperatura nella gestione del ciclo di vita del silicio. Ha inoltre ampliato le sue IP Foundation, MIPI e di memoria, già collaudate su silicio, per i processi N3P e N2P e sta sviluppando IP per i processi compatti "C" di TSMC, da 6 nm a 3 nm. L' IP CXL 4.0 a 128 GT/s, di cui abbiamo parlato ad agosto, si affianca a questo portfolio.
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