Synopsys သည် လုပ်ငန်းနယ်ပယ်၏ ပထမဆုံးပြီးပြည့်စုံသော Compute Express Link (CXL) 4.0 ဉာဏပစ္စည်းဆိုင်ရာပိုင်ဆိုင်မှုအစုံဟု ဖော်ပြသည့်အရာကို ကြေညာခဲ့သည်။ ၎င်းအစုစုတွင် CXL controller၊ IDE လုံခြုံရေး module များ၊ PCIe 7.0-based physical layer နှင့် AI အခြေခံအဆောက်အအုံတည်ဆောက်သည့် system-on-chip ဒီဇိုင်နာများအတွက် verification IP တို့ ပေါင်းစပ်ထားသည်။ အတည်ပြုချက်အပိုင်းကို ၂၀၂၅ ခုနှစ် ဒီဇင်ဘာလမှစ၍ တင်ပို့ခဲ့ပြီး Synopsys က ၎င်းကို ပထမဆုံးစီးပွားဖြစ်ရရှိနိုင်သော CXL 4.0 အတည်ပြုချက် IP ဟုခေါ်ဆိုပြီး controller၊ လုံခြုံရေး module များနှင့် PHY တို့သည် အစုံအလင်ကို ပြီးပြည့်စုံစေပါသည်။
ဒီကြေငြာချက်က AI စနစ်ဒီဇိုင်းမှာ ပိုမိုကျယ်ပြန့်တဲ့ ပြောင်းလဲမှုတစ်ခုကို ပြသနေပါတယ်။ မော်ဒယ်အရွယ်အစားနဲ့ context window တွေ ကျယ်ပြန့်လာတာနဲ့အမျှ memory capacity, bandwidth နဲ့ access latency တွေက စွမ်းဆောင်ရည်ကို တိုးပြီး ကန့်သတ်လာပါတယ်။ ဘာသာစကား မော်ဒယ် ကောက်ချက်ချမှု ကြီးမားလာခြင်းဟာ မော်ဒယ် weight တွေ၊ key-value cache တွေနဲ့ processor တွေ၊ accelerator တွေနဲ့ memory တွေအကြား shared state တွေ ရွေ့လျားမှုအပေါ် မူတည်ပါတယ်။ Goldman Sachs Research ရဲ့ ခန့်မှန်းချက်အရ ကမ္ဘာလုံးဆိုင်ရာ AI token သုံးစွဲမှုဟာ ၂၀၃၀ ခုနှစ်မှာ ၂၄ ဆ တိုးလာနိုင်ပြီး တစ်လကို token quadrillion ၁၂၀ လောက်အထိ ရောက်ရှိနိုင်တယ်လို့ ဆိုပါတယ်။
CXL ကို PCI Express ရုပ်ပိုင်းဆိုင်ရာအလွှာပေါ်တွင်လည်ပတ်သော cache-coherent interconnect မှတစ်ဆင့် ဤလိုအပ်ချက်များကိုဖြေရှင်းရန် ဒီဇိုင်းထုတ်ထားသည်။ ဤစံနှုန်းသည် CPU များ၊ XPU များ၊ accelerator များနှင့် memory device များအား memory expansion၊ pooling နှင့် fabric-based architectures များကို ပံ့ပိုးပေးနေစဉ်တွင် resource များကို မျှဝေနိုင်စေပါသည်။
CXL 4.0 သည် Bandwidth ကို နှစ်ဆတိုးစေသည်
CXL 4.0 သည် ချိတ်ဆက်မှုအမြန်နှုန်းကို 128 GT/s အထိ မြှင့်တင်ပေးပြီး PCIe 7.0 ၏ bandwidth နှင့် ညီမျှစေသည်။ Synopsys ၏ ဖော်ပြချက်အရ အသစ်သတ်မှတ်ထားသော သတ်မှတ်ချက်သည် CXL 3.x ၏ latency ဝိသေသလက္ခဏာများကို ထိန်းသိမ်းထားပြီး ရရှိနိုင်သော system bandwidth ကို နှစ်ဆတိုးစေပါသည်။
သတ်မှတ်ချက်တွင် bundle port စွမ်းရည်များကိုလည်း ထည့်သွင်းထားသည်။ x16 link လေးခုသည် စုစုပေါင်း bandwidth 2 TB/s ထက်ပိုပေးပြီး x16 link ရှစ်ခုသည် 4 TB/s ထက်ကျော်လွန်သည်။ CXL 4.0 သည် retimers လေးခုနှင့် native x2 link width များကို ပံ့ပိုးပေးပြီး rack-scale စနစ်များအတွက် ချိတ်ဆက်မှုရွေးချယ်မှုများကို တိုးချဲ့ပေးသည်။ 2025 သတ်မှတ်ချက်တွင် အခြားသိသာထင်ရှားသော ထပ်လောင်းမှုမှာ ယုံကြည်စိတ်ချရမှုဘက်တွင်ဖြစ်ပြီး granular event reporting၊ Post Package Repair နှင့် flexible memory sparing တို့ကို လွှမ်းခြုံထားသော memory RAS မြှင့်တင်မှုများပါရှိသည်။
ဤစွမ်းရည်များသည် ခွဲထားသော တွက်ချက်မှုနှင့် မှတ်ဉာဏ်ဗိသုကာများကို ပံ့ပိုးပေးသည်။ Synopsys သည် CXL-based key-value cache offload သည် SSD-based အခြားရွေးချယ်စရာများထက် သုံးဆမှ ခြောက်ဆအထိ စွမ်းဆောင်ရည်ကို 128 GT/s ဖြင့် ပေးစွမ်းသည်ဟု ဆိုသည်။ ကုမ္ပဏီသည် CXL.mem load-to-use latency သည် 200 nanoseconds အောက်နှင့် rack-scale memory pool များသည် 100 TB ထက်ကျော်လွန်ကြောင်းလည်း ကိုးကားဖော်ပြထားသည်။ Synopsys ၏ အဆိုအရ ဤစွမ်းရည်များသည် စနစ်ဖွဲ့စည်းမှုနှင့် workload ပေါ် မူတည်၍ inference ကုန်ကျစရိတ်များကို 50% မှ 100% အထိ လျှော့ချနိုင်သည်။
ဒီဇိုင်းဆိုင်ရာစိန်ခေါ်မှုများသည် ထိန်းချုပ်ကိရိယာထက်ကျော်လွန်၍ ကျယ်ပြန့်သည်
CXL 4.0 ကို အကောင်အထည်ဖော်ရာတွင် SoC တွင် controller အသစ်တစ်ခုထည့်သွင်းခြင်းထက် ပိုမိုလိုအပ်ပါသည်။ AI စနစ်ဒီဇိုင်နာများသည် CXL မျိုးဆက်များစွာကို ပံ့ပိုးပေးရမည်ဖြစ်ပြီး မှတ်ဉာဏ်စွမ်းရည်၊ bandwidth၊ ရရှိနိုင်မှုနှင့် စနစ် topology တို့တွင် ကွာခြားချက်များကို စီမံခန့်ခွဲရမည်။ CXL 4.0 သည် ယခင်ဗားရှင်းများနှင့် နောက်ပြန်လိုက်ဖက်ညီမှုကို ထိန်းသိမ်းထားပြီး ဒီဇိုင်းအသစ်များသည် မြန်နှုန်းမြင့် fabric များသို့ ရွှေ့ပြောင်းနေစဉ်တွင် ရှိပြီးသားအခြေခံအဆောက်အအုံကို အသုံးပြုနိုင်စေပါသည်။
လုံခြုံရေးသည်လည်း ထည့်သွင်းစဉ်းစားရမည့်အချက်တစ်ခုဖြစ်သည်။ Cloud နှင့် multi-tenant AI ဖြန့်ကျက်မှုများသည် hardware root of trust နှင့် ချိတ်ဆက်ထားသော authenticated နှင့် encrypted coherent memory access လိုအပ်သည်။ Synopsys ၏ IDE အကောင်အထည်ဖော်မှုသည် CXL.cache နှင့် CXL.mem skid mode များတွင် cycle-level latency ကို မထည့်ဘဲ ထိုကာကွယ်မှုကို ပေးစွမ်းသည်ဟု ဆိုသည်။
AI အခြေခံအဆောက်အအုံဈေးကွက်သည် ဖွံ့ဖြိုးတိုးတက်ရေးအချိန်ဇယားများကိုလည်း ဖိအားပေးပါသည်။ စနစ်ဒီဇိုင်နာများသည် လျင်မြန်စွာပြောင်းလဲနေသော accelerator ဗိသုကာများနှင့် hyperscale ဖြန့်ကျက်မှုလိုအပ်ချက်များကို လိုက်လျောညီထွေဖြစ်အောင် လုပ်ဆောင်ရမည်ဖြစ်သည်။ ထို့ကြောင့် အတည်ပြုခြင်း၊ အပြန်အလှန်လုပ်ဆောင်နိုင်စွမ်းစမ်းသပ်ခြင်း သို့မဟုတ် ရုပ်ပိုင်းဆိုင်ရာအလွှာအရည်အချင်းစစ်ခြင်းတွင် နှောင့်နှေးမှုများသည် SoC အချိန်ဇယားတစ်ခုလုံးကို ထိခိုက်နိုင်သည်။
Synopsys CXL 4.0 IP အစုစု
Synopsys CXL controller သည် CXL 4.0 ကို 128 GT/s ဖြင့် ပံ့ပိုးပေးသည့်အပြင် CXL 3.x၊ 2.0 နှင့် 1.x တို့ကိုလည်း ပံ့ပိုးပေးပါသည်။ ၎င်းတွင် bundle port များ၊ port-based routing နှင့် latency လျှော့ချရန်အတွက် 256-byte FLIT mode တို့ ပါဝင်သည်။ ကုမ္ပဏီက လိုင်စင်တစ်ခုတည်းသည် ပံ့ပိုးပေးထားသော CXL မျိုးဆက်များကို လွှမ်းခြုံထားပြီး သီးခြား PCIe 7.0 IP လိုင်စင် မလိုအပ်ဘဲ PCIe 7.0 fallback ပါဝင်ကြောင်း ပြောကြားခဲ့သည်။
IDE လုံခြုံရေးမော်ဂျူးများသည် AES-GCM ကုဒ်ဝှက်ခြင်းနှင့် စစ်မှန်ကြောင်းအထောက်အထားပြခြင်းကို အသုံးပြုပြီး လျှို့ဝှက်ကွန်ပျူတာအတွက် TSP နှင့် TDISP အင်္ဂါရပ်များကို ပံ့ပိုးပေးသည်။ Synopsys သည် အကောင်အထည်ဖော်မှုကို FIPS 140-3 အသိအမှတ်ပြုလက်မှတ်အသင့်ဖြစ်မှုအတွက် ဒီဇိုင်းထုတ်ထားကြောင်းလည်း ဖော်ပြထားသည်။
CXL ရုပ်ပိုင်းဆိုင်ရာအလွှာသည် 128 GT/s ဖြင့်လည်ပတ်သော ဆီလီကွန်-သက်သေပြထားသော PCIe 7.0 SerDes ပေါ်တွင်အခြေခံသည်။ Synopsys က PHY ကို 5nm မှ 2nm အထိ လုပ်ငန်းစဉ် node များအတွက် မာကျောစေပြီး low-jitter tolerance နှင့် low-latency forward error correction တို့ပါဝင်သည်ဟု ဆိုသည်။
အတည်ပြုချက် IP သည် stack ၏ အเก่าแก่ဆုံး အစိတ်အပိုင်းဖြစ်သည်။ Synopsys သည် ၎င်းကို ၂၀၂၅ ခုနှစ် ဒီဇင်ဘာလတွင် လုပ်ငန်းနယ်ပယ်၏ ပထမဆုံး စီးပွားဖြစ်ရရှိနိုင်သော CXL 4.0 VIP အဖြစ် မိတ်ဆက်ခဲ့ပြီး IO throttling နှင့် streamlined port negotiation နှင့်အတူ 128 GT/s data rate အပြည့်အဝကို ပံ့ပိုးပေးပြီး CXL 3.0 နှင့် PCIe 7.0 မှ migration path များကို ပေးဆောင်သည်။ အတည်ပြုချက်ပတ်ဝန်းကျင်သည် tape-out မလုပ်မီ လိုက်နာမှုနှင့် interoperability testing ကို ပံ့ပိုးပေးရန် ရည်ရွယ်ထားပြီး စံနှုန်းအတည်ပြုခြင်းသည် ဖွံ့ဖြိုးတိုးတက်မှုနောက်ဆုံးအဆင့် bottleneck ဖြစ်လာနိုင်သည့်အန္တရာယ်ကို လျှော့ချပေးသည်။
Synopsys သည် ထုတ်ကုန်မျိုးဆက်များစွာတွင် CXL ရွှေ့ပြောင်းမှုကို ပံ့ပိုးပေးရန် ပေါင်းစည်းထားသော ဗိသုကာကို နေရာချထားပါသည်။ ကုမ္ပဏီသည် PCIe ဖွံ့ဖြိုးတိုးတက်မှု ၂၅ နှစ်ကျော်၊ PCIe ဒီဇိုင်းအောင်ပွဲ ၃,၈၀၀ ကျော်နှင့် CXL ထိန်းချုပ်ကိရိယာနှင့် PHY ၁၇၀ ကျော် တင်ပို့ခဲ့ကြောင်း ကိုးကားဖော်ပြထားသည်။ ၎င်းသည် accelerator cluster များအတွက် မိတ်ဆက်ခဲ့သော Ultra Ethernet နှင့် UALink IP အပါအဝင် အခြား AI fabrics များနှင့် အလားတူ portfolio ချဉ်းကပ်မှုကို လုပ်ဆောင်ခဲ့သည်။
ပိုမိုကျယ်ပြန့်သော HPC IP Portfolio ၏ အစိတ်အပိုင်းတစ်ခု
CXL 4.0 ကမ်းလှမ်းချက်သည် Synopsys ၏ ပိုမိုကျယ်ပြန့်သော မြင့်မားသောစွမ်းဆောင်ရည်ရှိသော computing IP portfolio ၏ တစ်စိတ်တစ်ပိုင်းဖြစ်သည်။ portfolio တွင် CXL၊ PCIe၊ UCIe၊ UALink၊ Ultra Ethernet၊ ESUN နှင့် 224G နှင့် 448G လင့်ခ်များကို ပံ့ပိုးပေးသော မြန်နှုန်းမြင့် Ethernet PHY များအတွက် interface IP ပါဝင်သည်။
၎င်းတွင် မှတ်ဉာဏ်၊ ယုတ္တိဗေဒစာကြည့်တိုက်များနှင့် အဆင့်မြင့်လုပ်ငန်းစဉ်နိုဒ်များအတွက် စံဆဲလ်များကဲ့သို့သော အခြေခံ IP လည်း ပါဝင်သည်။ လုံခြုံရေးအစိတ်အပိုင်းများတွင် ယုံကြည်မှု၏ဟာ့ဒ်ဝဲအမြစ်များ၊ ရုပ်ပိုင်းဆိုင်ရာအရ လျှို့ဝှက်၍မရသောလုပ်ဆောင်ချက်များ၊ post-quantum cryptography၊ လုံခြုံရေး accelerators များနှင့် PCIe နှင့် CXL IDE၊ IME၊ MACsec နှင့် UALinkSec အပါအဝင် interface ကာကွယ်မှုများ ပါဝင်သည်။
Synopsys သည် XPU၊ accelerator နှင့် hyperscaler SoC ဒီဇိုင်းများအတွက် လိုအပ်သော ပေါင်းစပ်မှုနှင့် အတည်ပြုခြင်းပမာဏကို လျှော့ချရန် ရည်ရွယ်သည့် ကြိုတင်ပေါင်းစပ်ထားသော IP လက်အောက်ခံစနစ်များကိုလည်း ပေးဆောင်ပါသည်။ ဤအစိတ်အပိုင်းများအတူတကွ ပေါင်းစပ်လိုက်သောအခါ၊ ဤအစိတ်အပိုင်းများသည် rack-scale AI အခြေခံအဆောက်အအုံ၏ interconnect၊ memory၊ security နှင့် compute လိုအပ်ချက်များကို ပစ်မှတ်ထားသည်။
အမေဇုံ