Synopsys heeft zijn digitale en analoge EDA-workflows gecertificeerd voor TSMC's A14-proces en 64G UCIe IP-tape-outs voltooid voor TSMC's 2nm- en 3nm-nodes. Dit zijn twee belangrijke mijlpalen in een breder pakket aan gezamenlijke projecten dat de bedrijven hebben aangekondigd rondom TSMC's Open Innovation Platform-ecosysteem. De rest van de aangekondigde projecten omvat AI-ontwerpworkflows voor agentische toepassingen met Synopsys' analoge, digitale en multi-die tools, co-design van geïntegreerde spanningsregelaars op CoWoS-verpakkingen, een co-designworkflow voor fotonische en elektronische componenten voor TSMC's COUPE co-packaged optische modules, en een lijst met IP-tape-outs op N2P, waaronder PCIe 7.0, HBM4, LPDDR6 en 224G Ethernet.
"Naarmate AI-systemen in omvang en complexiteit blijven toenemen, hebben klanten behoefte aan bewezen intellectueel eigendom, intelligente ontwerp- en geavanceerde verpakkingsmethoden die naadloos op elkaar aansluiten", aldus Michael Buehler-Garcia, senior vice president bij Synopsys. "Onze gezamenlijke innovaties met TSMC spelen in op de continuüm van mogelijkheden voor co-design van silicium tot systeem, die nodig zijn om de ontwikkeling van de volgende generatie AI- en high-performance computing-systemen te versnellen."
A14-certificering en agentische ontwerpworkflows
De A14-certificering omvat de implementatie tot en met de definitieve goedkeuring voor zowel digitale als analoge processen. Dit is wat een ontwerpteam nodig heeft voordat een tape-out naar de node kan worden gestuurd. Aan de analoge kant werken Synopsys en TSMC aan de implementatie van device routing voor A14, wat Synopsys beschrijft als een belangrijke mijlpaal voor geavanceerde analoge place-and-route-automatisering. De AI-ontwikkeling verloopt via drie tools: Synopsys Custom Compiler versnelt de analoge migratie, Fusion Compiler gebruikt LLM-ondersteunde analyse om de productiviteit te verhogen, en een nieuwe AI-workflow voor co-optimalisatie van chiplet-floorplans in het Synopsys 3DIC Compiler-platform automatiseert de floorplanning voor heterogene multi-die-ontwerpen op TSMC 3DFabric-verpakkingen.
Stroomvoorziening en optica krijgen hun eigen gezamenlijke ontwerptrajecten. Het 3DIC Compiler-platform stelt ontwerpers nu in staat om geïntegreerde spanningsregelaars op TSMC CoWoS in één omgeving te ontwerpen en te simuleren. Synopsys ziet dit als een manier om de energie-efficiëntie en stroomintegriteit in multi-die-ontwerpen te verbeteren, nu AI-pakketten de eisen aan de stroomvoorziening steeds hoger leggen. Voor co-geïntegreerde optica hebben de twee bedrijven een geïntegreerde fotonische en elektronische co-designworkflow voor TSMC's COUPE-technologie, die 3DIC-implementatie, multiphysics-analyse en optimalisatie omvat. Hierdoor kunnen klanten optische interconnect-architecturen ontwikkelen en verifiëren binnen een multi-die-ontwerp.
"Onze samenwerking met partners in het Open Innovation Platform (OIP)-ecosysteem, zoals Synopsys, blijft voldoen aan de snelgroeiende vraag naar AI en high-performance computing", aldus Aveek Sarkar, directeur van de Ecosystem and Alliance Management Division bij TSMC. "Door gecertificeerde EDA-oplossingen en een bewezen IP-portfolio van Synopsys te combineren met onze nieuwste proces- en verpakkingsinnovaties, stellen we klanten in staat de grenzen van prestaties, integratie en energie-efficiëntie te verleggen en zo de toekomst van AI vorm te geven."
UCIe Silicon en de N2P IP-lijst
Wat de chip-naar-chip-ontwikkeling betreft, demonstreerde Synopsys UCIe-A 32G/40G-silicium op een TSMC N3P-testchip, geïntegreerd met een CoWoS-S-interposer. Onlangs voltooide het bedrijf ook 64G UCIe IP-tape-outs op zowel 2nm als 3nm, met ingebouwde DFT voor zichtbaarheid binnen het systeem. Dit is dezelfde standaard die AMD inbouwt in Versal RF voor chiplet-links, en 64 GT/s is de hoogste datasnelheid in de UCIe 3.0-specificatie.
Synopsys meldt dat het bedrijf voor TSMC's N2P-proces IP-functionaliteit en tape-out-mijlpalen heeft bereikt voor PCIe 7.0, HBM4, LPDDR6/5X/5, 224G Ethernet PHY, UCIe, OTP en IP voor Silicon Lifecycle Management, spannings- en temperatuurbewaking. Het bedrijf heeft ook zijn bewezen Foundation-, MIPI- en geheugen-IP voor N3P en N2P uitgebreid en ontwikkelt IP voor TSMC's compacte "C"-processen van 6 nm tot en met 3 nm. De CXL 4.0 IP met een snelheid van 128 GT/s, waarover we in augustus berichtten, maakt deel uit van dit portfolio.
Amazon