Synopsys ha certificado sus flujos EDA digitales y analógicos en el proceso A14 de TSMC y ha completado la fabricación de IP UCIe de 64G en los nodos de 2 nm y 3 nm de TSMC, los dos hitos principales de un conjunto más amplio de trabajo conjunto que las empresas anunciaron en torno al ecosistema de la Plataforma de Innovación Abierta de TSMC. El resto de la carga útil abarca flujos de diseño de IA agente en las herramientas analógicas, digitales y multi-chip de Synopsys, codiseño de regulador de voltaje integrado en el empaquetado CoWoS, un flujo de codiseño fotónico y electrónico para la óptica co-empaquetada COUPE de TSMC y una lista de fabricación de IP en N2P que incluye PCIe 7.0, HBM4, LPDDR6 y Ethernet de 224G.
«A medida que los sistemas de IA siguen creciendo en escala y complejidad, los clientes requieren propiedad intelectual probada, soluciones de diseño inteligentes y metodologías de empaquetado avanzadas que funcionen a la perfección», afirmó Michael Buehler-Garcia, vicepresidente sénior de Synopsys. «Nuestras innovaciones conjuntas con TSMC abarcan todo el espectro de capacidades de codiseño, desde el silicio hasta los sistemas, necesarias para acelerar el desarrollo de la IA de próxima generación y los sistemas de computación de alto rendimiento».
Certificación A14 y flujos de diseño agéntico
La certificación A14 abarca la implementación hasta la aprobación final para los flujos digitales y analógicos, lo cual es necesario para que un equipo de diseño pueda realizar la fabricación del chip en el nodo. En el ámbito analógico, Synopsys y TSMC están trabajando en la habilitación del enrutamiento de dispositivos para A14, lo que Synopsys describe como un hito clave para la automatización avanzada de colocación y enrutamiento analógico. El trabajo de IA con agentes se lleva a cabo mediante tres herramientas: Synopsys Custom Compiler acelera la migración analógica, Fusion Compiler utiliza análisis asistido por LLM para aumentar la productividad, y un nuevo flujo de cooptimización de planos de chiplets con agentes en la plataforma Synopsys 3DIC Compiler automatiza la planificación de planos para diseños heterogéneos de múltiples chips en el encapsulado TSMC 3DFabric.
La entrega de energía y la óptica cuentan con sus propias rutas de codiseño. La plataforma 3DIC Compiler ahora permite a los diseñadores codiseñar y simular reguladores de voltaje integrados en TSMC CoWoS en un mismo entorno, lo que Synopsys posiciona como una forma de mejorar la eficiencia y la integridad de la energía en diseños multichip, dado que los paquetes de IA exigen mayores requisitos de entrega de energía. Para la óptica coempaquetada, ambas compañías cuentan con un flujo de codiseño fotónico y electrónico integrado para la tecnología COUPE de TSMC, que abarca la implementación 3DIC, el análisis multifísico y la optimización, de modo que los clientes puedan desarrollar y verificar arquitecturas de interconexión óptica dentro de un diseño multichip.
“Nuestra colaboración con socios del ecosistema de la Plataforma de Innovación Abierta (OIP), como Synopsys, continúa satisfaciendo las crecientes demandas de la IA y la computación de alto rendimiento”, afirmó Aveek Sarkar, director de la División de Gestión de Ecosistemas y Alianzas de TSMC. “Al combinar soluciones EDA certificadas y la cartera de propiedad intelectual de Synopsys, probada en silicio, con nuestras últimas innovaciones en procesos y empaquetado, permitimos a nuestros clientes superar los límites del rendimiento, la integración y la eficiencia energética para dar forma al futuro de la IA”.
UCIe Silicon y la lista de propiedad intelectual N2P
En lo que respecta a la integración de chips, Synopsys demostró la compatibilidad con silicio UCIe-A de 32G/40G en un chip de prueba TSMC N3P integrado con un interposer CoWoS-S, y recientemente completó la fabricación de IP UCIe de 64G tanto en 2 nm como en 3 nm, con DFT integrado para una mejor visibilidad en el sistema. Este es el mismo estándar que AMD está incorporando a Versal RF para enlaces de chiplets, y 64 GT/s es la velocidad de datos máxima en la especificación UCIe 3.0.
En el proceso N2P de TSMC, Synopsys informa sobre hitos en la habilitación de IP y la fabricación de chips para PCIe 7.0, HBM4, LPDDR6/5X/5, Ethernet PHY de 224G, UCIe, OTP y el proceso de gestión del ciclo de vida del silicio, así como para la monitorización de voltaje y temperatura. También ha ampliado su IP Foundation, MIPI y de memoria, probada en silicio, para N3P y N2P, y está desarrollando IP para los procesos compactos "C" de TSMC, desde 6 nm hasta 3 nm. La IP CXL 4.0 de 128 GT/s, que analizamos en agosto, se encuentra junto a esta cartera.
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