AMD a annoncé que son processeur EPYC de nouvelle génération, nom de code « Venice », est entré en production à Taïwan grâce au procédé 2 nm de TSMC. L'entreprise prévoit également d'étendre sa production sur le site de TSMC en Arizona, ce qui témoigne d'une stratégie plus large visant à diversifier ses capacités de gravure avancées et à accroître son approvisionnement pour les déploiements dans le cloud et l'IA.
« Venice » se positionne comme le premier processeur HPC à bénéficier de la gravure en 2 nm de TSMC. Cette transition devrait améliorer les performances par watt et la densité de transistors, deux facteurs essentiels pour les opérateurs de centres de données confrontés à des contraintes d'alimentation et de refroidissement. AMD a présenté cette étape comme faisant partie intégrante de sa feuille de route EPYC, axée sur une densité de cœurs plus élevée, une efficacité accrue et une intégration plus poussée des sous-systèmes de calcul.
Venice devrait également introduire le nouveau socket SP7, une plateforme physiquement plus grande que le SP5 sortant, conçue pour supporter une alimentation plus élevée, des canaux de mémoire supplémentaires et une bande passante d'E/S étendue afin de prendre en charge un nombre de cœurs par socket nettement supérieur.
Le rôle du processeur s'étend grâce à l'IA et à l'orchestration des centres de données.
AMD a souligné que les processeurs restent essentiels à l'infrastructure d'IA moderne, même si les accélérateurs prennent en charge l'entraînement et l'inférence des modèles. En production, les processeurs orchestrent les pipelines de données, gèrent le stockage et les infrastructures réseau, assurent la sécurité et coordonnent les charges de travail distribuées. À mesure que l'IA évolue vers des flux de travail multi-agents plus complexes, ces responsabilités s'accroissent, imposant des exigences supplémentaires en matière de performances du processeur, de bande passante mémoire et d'E/S.
Le déploiement de la technologie « Venice » s'inscrit dans cette évolution. En tirant parti du procédé de gravure en 2 nm, AMD vise des gains d'efficacité et de débit permettant de prendre en charge les clusters d'IA à grande échelle ainsi que les charges de travail traditionnelles des entreprises et du calcul haute performance (HPC). L'entreprise constate une dynamique d'adoption continue des solutions EPYC dans les environnements hyperscale et d'entreprise, où la consolidation et l'efficacité énergétique demeurent des critères d'achat essentiels.
Stratégie de fabrication et partenariat avec TSMC
La production initiale à Taïwan sera suivie d'une montée en puissance progressive dans l'usine TSMC d'Arizona, illustrant la volonté d'AMD de concilier fabrication de pointe et résilience géographique. Cette approche est de plus en plus pertinente pour les entreprises, compte tenu des contraintes liées à la chaîne d'approvisionnement et à la réglementation dans le domaine des infrastructures de centres de données.
AMD et TSMC poursuivent leur collaboration sur les technologies de gravure et d'encapsulation. Outre la gravure en 2 nm, AMD exploite des technologies d'encapsulation avancées, telles que SoIC-X et CoWoS-L, pour l'ensemble de son portefeuille de solutions pour centres de données et intelligence artificielle. Ces technologies permettent des interconnexions à plus large bande passante et une intégration plus poussée entre les puces de calcul, la mémoire et les accélérateurs, désormais indispensables aux plateformes optimisées pour l'IA.
Feuille de route avec « Verano »
Pour l'avenir, AMD prévoit d'étendre l'utilisation de la technologie 2 nm de TSMC avec « Verano », un processeur EPYC de 6e génération. Verano devrait offrir des performances accrues en termes de rapport performance/prix et de consommation énergétique, grâce à des optimisations de conception pour les charges de travail cloud et d'IA. AMD a également indiqué prendre en charge des technologies de mémoire avancées, notamment la LPDDR, ce qui pourrait améliorer l'efficacité énergétique et la bande passante mémoire dans les déploiements à grande échelle.
Verano devrait adopter le nouveau socket SP8, qui succède au SP6 actuel et vise une consommation énergétique plus conventionnelle. Le SP8 est destiné aux serveurs d'entrée et de milieu de gamme, conservant un profil thermique plus familier tout en bénéficiant de la gravure en 2 nm, des E/S de nouvelle génération et d'une prise en charge mémoire améliorée. Cette stratégie à deux sockets offre à AMD une couverture plus étendue de l'infrastructure des centres de données : le SP7 répond aux exigences de performances maximales, tandis que le SP8 prend en charge les architectures économes en énergie et économiques pour les infrastructures d'entreprise et de périphérie.
La rampe de Venice et la feuille de route Verano soulignent l'investissement continu d'AMD dans l'innovation des processeurs, considérés comme une couche fondamentale de l'infrastructure d'IA. Si les GPU et les accélérateurs font la une des journaux, le processeur demeure un élément essentiel au contrôle des flux de données et à l'orchestration des systèmes. Les progrès réalisés en matière de processus de fabrication et d'encapsulation auront un impact direct sur l'efficacité avec laquelle les centres de données de nouvelle génération pourront dimensionner leurs ressources de calcul, de stockage et de réseau.
Avec l'entrée en production de Venice, l'arrivée imminente de Verano et l'émergence de deux nouveaux sockets qui redéfinissent le paysage des plateformes, le marché des processeurs s'apprête à vivre une période particulièrement dynamique. Nous attendons avec impatience les annonces d'AMD lors de l'événement AMD Advancing AI 2026, où la prochaine étape de sa feuille de route devrait être précisée.
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