Synopsys 发布了业界首个完整的 Compute Express Link (CXL) 4.0 知识产权套件。该套件包含 CXL 控制器、IDE 安全模块、基于 PCIe 7.0 的物理层以及验证 IP，专为构建 AI 基础设施的片上系统 (SoC) 设计人员而设计。验证组件自 2025 年 12 月起已开始出货，当时 Synopsys 称其为首个商用 CXL 4.0 验证 IP；控制器、安全模块和物理层则构成了完整的套件。
该公告表明人工智能系统设计正在发生更广泛的转变。随着模型规模和上下文窗口的扩大，内存容量、带宽和访问延迟对性能的限制日益加剧。大型语言模型推理依赖于在处理器、加速器和内存之间移动模型权重、键值缓存和共享状态。高盛研究部估计，到2030年，全球人工智能代币消费量可能增长24倍，达到每月约120千万亿枚。
CXL旨在通过在PCI Express物理层上运行的缓存一致性互连来满足这些需求。该标准使CPU、XPU、加速器和内存设备能够共享资源，同时支持内存扩展、池化和基于交换矩阵的架构。
CXL 4.0 带宽翻倍
CXL 4.0 将链路速度提高到 128 GT/s，与 PCIe 7.0 的带宽相当。Synopsys 表示，新规范在保持 CXL 3.x 的延迟特性的同时，使可用系统带宽翻了一番。
该规范还新增了捆绑端口功能。四个 x16 链路可提供超过 2 TB/s 的总带宽，而八个 x16 链路则超过 4 TB/s。CXL 4.0 支持多达四个重定时器和原生 x2 链路宽度，从而扩展了机架级系统的连接选项。2025 版规范的另一项重大改进在于可靠性方面，内存 RAS 增强功能涵盖了细粒度事件报告、封装后修复和灵活的内存备用。
这些功能支持计算和内存分离架构。Synopsys 声称，基于 CXL 的键值缓存卸载方案在 128 GT/s 的吞吐量下，性能是基于 SSD 的替代方案的三到六倍。该公司还指出，CXL.mem 的加载到使用延迟低于 200 纳秒，并且支持超过 100 TB 的机架级内存池。Synopsys 表示，根据系统配置和工作负载的不同，这些功能可以将推理成本降低 50% 到 100%。
设计挑战不仅限于控制器
实现 CXL 4.0 不仅仅是在 SoC 中添加一个新的控制器。AI 系统设计人员必须支持多代 CXL，并应对内存容量、带宽、可用性和系统拓扑结构方面的差异。CXL 4.0 保持了与早期版本的向后兼容性，允许新设计在迁移到更高速度架构的同时，利用现有基础架构。
安全性是另一个需要考虑的因素。云端和多租户 AI 部署需要经过身份验证和加密的、基于硬件信任根的一致性内存访问。Synopsys 表示，其 IDE 实现可在 CXL.cache 和 CXL.mem 滑行模式下提供这种保护，且不会增加周期级延迟。
人工智能基础设施市场也给开发进度带来压力。系统设计人员通常必须适应快速变化的加速器架构和超大规模部署要求。因此，验证、互操作性测试或物理层认证方面的延误可能会影响整个片上系统 (SoC) 的进度。
Synopsys CXL 4.0 IP 产品组合
Synopsys CXL 控制器支持 128 GT/s 的 CXL 4.0，以及 CXL 3.x、2.0 和 1.x。它包含捆绑端口、基于端口的路由和 256 字节 FLIT 模式，可降低延迟。该公司表示，单个许可证涵盖所有支持的 CXL 版本，并包含 PCIe 7.0 回退功能，无需单独的 PCIe 7.0 IP 许可证。
IDE 安全模块采用 AES-GCM 加密和身份验证，并支持 TSP 和 TDISP 功能，以实现机密计算。Synopsys 还表示，该实现方案的设计符合 FIPS 140-3 认证标准。
CXL 物理层基于经过硅验证的 PCIe 7.0 SerDes，运行速率为 128 GT/s。Synopsys 表示，该 PHY 针对 5nm 至 2nm 的工艺节点进行了强化，并包含低抖动容限和低延迟前向纠错功能。
验证 IP 是该协议栈中最古老的部分。Synopsys 于 2025 年 12 月推出该 IP，作为业界首款商用 CXL 4.0 VIP，它支持完整的 128 GT/s 数据速率，并具备 I/O 节流和简化的端口协商功能，同时还提供从 CXL 3.0 和 PCIe 7.0 的迁移路径。该验证环境旨在支持流片前的合规性和互操作性测试，从而降低标准验证成为后期开发瓶颈的风险。
Synopsys 将其统一架构定位为支持跨多个产品世代的 CXL 迁移。该公司表示，其拥有超过 25 年的 PCIe 开发经验，赢得了超过 3,800 个 PCIe 设计项目，并已出货超过 170 款 CXL 控制器和 PHY。该公司对其他 AI 架构也采用了类似的组合策略，包括其为加速器集群推出的Ultra Ethernet 和 UALink IP。
作为更广泛的高性能计算知识产权组合的一部分
CXL 4.0 产品是 Synopsys 更广泛的高性能计算 IP 产品组合的一部分。该产品组合包括用于 CXL、PCIe、UCIe、UALink、Ultra Ethernet、ESUN 和高速以太网 PHY 的接口 IP，支持 224G 和 448G 链路。
它还包括基础IP，例如存储器、逻辑库和用于先进工艺节点的标准单元。安全组件涵盖硬件信任根、物理不可克隆功能、后量子密码学、安全加速器和接口保护，包括PCIe和CXL IDE、IME、MACsec和UALinkSec。
Synopsys 还提供预集成的 IP 子系统，旨在减少 XPU、加速器和超大规模 SoC 设计所需的集成和验证工作量。这些组件共同满足机架级 AI 基础设施的互连、内存、安全和计算需求。
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