Synopsys 已通过其数字和模拟 EDA 流程在台积电 A14 工艺上的认证，并完成了基于台积电 2nm 和 3nm 工艺节点的 64G UCIe IP 流片。这是两家公司围绕台积电开放创新平台生态系统宣布的一系列合作项目中的两项重要里程碑。其他合作内容包括 Synopsys 模拟、数字和多芯片工具上的智能体 AI 设计流程、基于 CoWoS 封装的集成电压调节器协同设计、用于台积电 COUPE 共封装光学器件的光子和电子协同设计流程，以及一系列基于 N2P 工艺的 IP 流片，其中包括 PCIe 7.0、HBM4、LPDDR6 和 224G 以太网。
Synopsys高级副总裁Michael Buehler-Garcia表示：“随着人工智能系统规模和复杂性的不断增长，客户需要成熟的知识产权、智能设计方案和先进的封装技术，这些技术能够无缝协作。我们与台积电的联合创新，满足了从芯片到系统协同设计能力的持续需求，从而加速下一代人工智能和高性能计算系统的开发。”
A14 认证和代理设计流程
A14认证涵盖数字和模拟流程的实施到最终签核，这是设计团队在将芯片流片到节点之前所必需的。在模拟方面，Synopsys和台积电正在合作开发A14的器件布线功能，Synopsys将其描述为高级模拟布局布线自动化的一个关键里程碑。这项基于智能体的AI工作通过三个工具实现：Synopsys Custom Compiler加速模拟迁移，Fusion Compiler利用LLM辅助分析提高生产效率，而Synopsys 3DIC Compiler平台中新增的智能体芯片布局协同优化流程则可自动完成基于台积电3DFabric封装的异构多芯片设计的布局规划。
电源传输和光器件拥有各自独立的协同设计路径。Synopsys 的 3DIC Compiler 平台现在允许设计人员在同一环境下，基于台积电 CoWoS 技术对集成电压调节器进行协同设计和仿真。Synopsys 认为，随着 AI 封装对电源传输的要求越来越高，此举有助于提高多芯片设计的电源效率和电源完整性。对于共封装光器件，两家公司针对台积电 COUPE 技术开发了一套集成的光子和电子协同设计流程，涵盖 3DIC 实现、多物理场分析和优化，使客户能够在多芯片设计中开发和验证光互连架构。
台积电生态系统与联盟管理事业部总监 Aveek Sarkar 表示：“我们与 Synopsys 等开放创新平台 (OIP) 生态系统合作伙伴的合作，持续满足人工智能和高性能计算领域快速增长的需求。通过将 Synopsys 经过认证的 EDA 解决方案和硅验证的 IP 产品组合与我们最新的工艺和封装创新相结合，我们助力客户突破性能、集成度和能效的界限，从而塑造人工智能的未来。”
UCIe 硅和 N2P IP 列表
在芯片间互连方面，Synopsys 在台积电 N3P 测试芯片上演示了 UCIe-A 32G/40G 硅芯片，该芯片集成了 CoWoS-S 中介层。该公司最近完成了 2nm 和 3nm 工艺的 64G UCIe IP 流片，并嵌入了用于系统内可视性的 DFT 测试。这与AMD 在 Versal RF 中构建的芯片级链路标准相同，而 64 GT/s 是 UCIe 3.0 规范中的最高数据速率。
Synopsys 报告称，其在台积电 N2P 工艺方面已取得多项 IP 实现和流片里程碑，包括 PCIe 7.0、HBM4、LPDDR6/5X/5、224G 以太网 PHY、UCIe、OTP 以及硅生命周期管理工艺、电压和温度监控 IP。此外，Synopsys 还扩展了其已在硅上验证的 Foundation、MIPI 和内存 IP，以支持 N3P 和 N2P 工艺，并正在为台积电从 6nm 到 3nm 的紧凑型“C”工艺开发 IP。我们在 8 月份报道过的CXL 4.0 IP（吞吐量达 128 GT/s）也属于该产品组合的一部分。
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